JPS6245240A - デイジタル信号同期回路 - Google Patents
デイジタル信号同期回路Info
- Publication number
- JPS6245240A JPS6245240A JP60184187A JP18418785A JPS6245240A JP S6245240 A JPS6245240 A JP S6245240A JP 60184187 A JP60184187 A JP 60184187A JP 18418785 A JP18418785 A JP 18418785A JP S6245240 A JPS6245240 A JP S6245240A
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- JP
- Japan
- Prior art keywords
- signal
- frequency
- output
- circuit
- clock
- Prior art date
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、入力信号から抽出したクロックとクロック発
生器から生成したクロックとの同期化を行うだめのディ
ジタル信号同期回路に関する。
生器から生成したクロックとの同期化を行うだめのディ
ジタル信号同期回路に関する。
従来のディジタル信号同期回路のブロック図を第２図に
示す。図において１１は固定周波数発振器、１２は遅延
回路、１３はセレクタ、１４は位相比較器、１５は制御
パルス発生器、１６．１７は４分周器、１８は２πＡ検
出用位相比較器である。
示す。図において１１は固定周波数発振器、１２は遅延
回路、１３はセレクタ、１４は位相比較器、１５は制御
パルス発生器、１６．１７は４分周器、１８は２πＡ検
出用位相比較器である。
この従来回路は、特開昭５９−２２９９４７号公報に記
載のように入力信号ＳｉｎのＮ倍の周波数を持つ発振器
１１の出力を遅延回路１２に入力し、その 。
載のように入力信号ＳｉｎのＮ倍の周波数を持つ発振器
１１の出力を遅延回路１２に入力し、その 。
出力がセレクタ１３によって選択されたときその出力を
４分周器１６で４分周したものを、同期クロック出力Ｂ
ｏｕｔとしている。
４分周器１６で４分周したものを、同期クロック出力Ｂ
ｏｕｔとしている。
この方式においては、ハードウェア規模が大きく、また
入力信号のＮ倍の周波数を用いるために高速化に適さな
いという問題点があった。
入力信号のＮ倍の周波数を用いるために高速化に適さな
いという問題点があった。
本発明の目的は、上記した従来技術の欠点をなくシ、回
路のノー−ドウエア規模を小さくし高速化に適したディ
ジタル信号同期回路を提供することにある。
路のノー−ドウエア規模を小さくし高速化に適したディ
ジタル信号同期回路を提供することにある。
本発明は、発振器および人力信号の周波数を２し、これ
らの信号の位相差を検出する回路を付加し、該回路の出
力により入力信号の周波数を／とする回路より作られる
２つのタイミングのりち１つのタイミングを選択する構
成とすることにより上記目的を達成しようとするもので
ある。
らの信号の位相差を検出する回路を付加し、該回路の出
力により入力信号の周波数を／とする回路より作られる
２つのタイミングのりち１つのタイミングを選択する構
成とすることにより上記目的を達成しようとするもので
ある。
以下１本発明の一実施例を第１図により詳細に説明する
。本実施例においてはＮ＝１０としているが他の整数で
もよい。第１図において、２１は受信データＲＤｉをラ
ッチするクリップ７０ツブ、２２ 、２５は位相比較回
路％ ２４はセレクタ。
。本実施例においてはＮ＝１０としているが他の整数で
もよい。第１図において、２１は受信データＲＤｉをラ
ッチするクリップ７０ツブ、２２ 、２５は位相比較回
路％ ２４はセレクタ。
２５は７１７ツプフロング２１の出力信号を同期クロッ
ク信号でラッチする７リツグ７０ング、２６は発振器の
周波数をイ。にしたクロック信号で２ツテするフリップ
７０ツブである。
ク信号でラッチする７リツグ７０ング、２６は発振器の
周波数をイ。にしたクロック信号で２ツテするフリップ
７０ツブである。
次に動作を第６図のメイムチャートにより説明する。Ｒ
ＣＬＫｌ 、 ＲＣＬＫ２ 、 ＲＣＬＫ Ｓは入力ク
ロック信号の周波数を／にしたものであり、 ＲＣＬＫ
Ｂ１ 、 ＲＣＬＫＢ２は同様に／にしたものである。
ＣＬＫｌ 、 ＲＣＬＫ２ 、 ＲＣＬＫ Ｓは入力ク
ロック信号の周波数を／にしたものであり、 ＲＣＬＫ
Ｂ１ 、 ＲＣＬＫＢ２は同様に／にしたものである。
受信データＲＤｉはＲＣＬＫｌに同期してフリップフロ
ップ２１に入力し、 ＲＣＬＫＢ２によってラッテさ
れこの出力信号をＲＤ２とする。位相比較回路２２゜２
３にはＲＣＬＫＢと発振器の周波数をイ。にしたクロッ
ク信号５ｃＬＫ１ 、５ＣＬＫ２を入力し、選択信号Ｓ
ＥＬを得る。この選択信号１３ＫＬが“Ｈ“の場合は、
ＲＣＬＫｌの１サイクル期間中のＲＣＬＫＢ１信号５１
．５２のうち信号５２を選択し、同様に“Ｌ”の場合は
６１を選択する。このようにすることにより、信号５１
、３２のうち常に５ＣＬＫ１からタイミングとして離
れている方のクロック信号ＥＥＬＣＬＫを選択する。こ
のことにより７リツプ７０ツブ２５の出力信号ｆ９Ｄｏ
を５ＣＬＫ１で確実にラッチすることができる。第３図
においては選択信号５１１ｉＬが“Ｈ“になる場合を示
したが、“Ｌ“になる場合も同様の動作となる。
ップ２１に入力し、 ＲＣＬＫＢ２によってラッテさ
れこの出力信号をＲＤ２とする。位相比較回路２２゜２
３にはＲＣＬＫＢと発振器の周波数をイ。にしたクロッ
ク信号５ｃＬＫ１ 、５ＣＬＫ２を入力し、選択信号Ｓ
ＥＬを得る。この選択信号１３ＫＬが“Ｈ“の場合は、
ＲＣＬＫｌの１サイクル期間中のＲＣＬＫＢ１信号５１
．５２のうち信号５２を選択し、同様に“Ｌ”の場合は
６１を選択する。このようにすることにより、信号５１
、３２のうち常に５ＣＬＫ１からタイミングとして離
れている方のクロック信号ＥＥＬＣＬＫを選択する。こ
のことにより７リツプ７０ツブ２５の出力信号ｆ９Ｄｏ
を５ＣＬＫ１で確実にラッチすることができる。第３図
においては選択信号５１１ｉＬが“Ｈ“になる場合を示
したが、“Ｌ“になる場合も同様の動作となる。
本発明によれば、−・−ドウエア規模の減少を達成する
ことができ、また発振器の周波数を伝送路のクロックの
周波数と同一にできるため高速化に適している。
ことができ、また発振器の周波数を伝送路のクロックの
周波数と同一にできるため高速化に適している。
第１図は本発明によるディジタル信号同期回路の一実施
例を示す回路図、第２図は従来のディジタル信号同期回
路のブロック図、第３図は本発明による回路の動作を説
明するためのメイムテヤートである。 ２１・・・７ Ｕノブ７０ング ２２．２５・・・位相比較回路 ２４・・・セレクタ ２５．２６・・・フリップフロップ １、−２ ＼；
例を示す回路図、第２図は従来のディジタル信号同期回
路のブロック図、第３図は本発明による回路の動作を説
明するためのメイムテヤートである。 ２１・・・７ Ｕノブ７０ング ２２．２５・・・位相比較回路 ２４・・・セレクタ ２５．２６・・・フリップフロップ １、−２ ＼；
Claims (1)
- 【特許請求の範囲】 発振器の出力と伝送路から抽出した入力信号の位相合わ
せを行なうディジタル信号同期回路において、 （ａ）発振器および入力信号の周波数を１／ＮにするＮ
分周回路と、上記Ｎ分周回路の出力を 入力し信号の位相差を検出する位相比較回 路と、 （ｂ）入力信号の周波数を２／Ｎにする２／Ｎ分周回路
と、上記位相比較回路の出力を制御信号と し、Ｎ分周回路の出力信号の１サイクル中 に２回“１”になるタイミングを持つ４分周回路の出力
信号のうちいずれか一方を選択 する選択回路とを有することを特徴とする ディジタル信号同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184187A JPS6245240A (ja) | 1985-08-23 | 1985-08-23 | デイジタル信号同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184187A JPS6245240A (ja) | 1985-08-23 | 1985-08-23 | デイジタル信号同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245240A true JPS6245240A (ja) | 1987-02-27 |
Family
ID=16148879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184187A Pending JPS6245240A (ja) | 1985-08-23 | 1985-08-23 | デイジタル信号同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245240A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003104404A (ja) * | 2001-09-28 | 2003-04-09 | Aoki Technical Laboratory Inc | 樹脂製チューブ状容器及びそのプリフォーム |
-
1985
- 1985-08-23 JP JP60184187A patent/JPS6245240A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003104404A (ja) * | 2001-09-28 | 2003-04-09 | Aoki Technical Laboratory Inc | 樹脂製チューブ状容器及びそのプリフォーム |
| US7402333B2 (en) | 2001-09-28 | 2008-07-22 | A.K. Technical Laboratory, Inc. | Tube-like plastic container and preform therefor |
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