JPH088892A - 位相制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力データ位相をＮ分周クロックにて同期を
とりリタイミングを行う場合、クロックのＮ分周を行う
ときにＮとおりの位相を有する分周クロックが得られる
が、このＮとおりの分周クロックのうち必要なクロック
のみを簡単な構成で選択できるようにする。 【構成】 入力データ１３の変化点を変化タイミング検
出回路１０５で検出し、検出パルス１５を生成する。こ
の検出パルスをトリガとしてＮ分周回路１０１の初期化
を行う。この分周回路１０１は入力クロック１２をＮ分
周して入力データ１３と等しい周期のクロック１７を生
成し、ＤＦＦ１０３のクロック入力として使用する。こ
れにより、分周回路１０１の分周クロック１７は入力デ
ータ１３と同期したものが得られ、入力データのリタイ
ミングが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は位相制御回路に関し、特
に所定周期の入力クロックのＮ倍の周期を有する入力デ
ータを前記クロックをＮ分周して得られるＮ分周クロッ
クに位相同期制御して導出する位相制御回路に関するも
のである。

【０００２】

【従来の技術】この種の位相制御回路では、入力クロッ
クをＮ分周して、この入力クロック周期のＮ倍の周期を
有する入力データを当該Ｎ分周クロックによりリタイミ
ングして導出するものである。この入力クロックを分周
器でＮ分周する場合、この分周出力には、Ｎとおりの位
相不確定クロックが生成されることになる。この位相不
確定クロックのうちいずれか一つが真に必要な分周クロ
ックであり、よってこのＮとおりの位相不確定分周クロ
ックの一つを選択する必要があり、その回路構成を図３
に示す。

【０００３】図３において、入力クロック１２の周期の
Ｎ倍の周期を有する入力データ１３は、Ｄタイプフリッ
プフロップ（以下単にＦＦと称す）１０３によりクロッ
ク１６のタイミングにてラッチされ当該クロック１６に
同期して導出されることによりデータのリタイミングが
行われるようになっている。

【０００４】一方、入力クロック１２は分周回路１０１
にてＮ分周され、このＮ分周後のＮとおりの位相不確定
出力３１は位相差検出回路３０１へ入力される。この位
相差検出回路３０１では、ロック抽出回路３００にて入
力データ１３から抽出された抽出クロック１８とＮとお
りの分周クロック３１の各々との位相差が検出され、最
小の位相差を有する分周クロックが検出される。この検
出結果が位相選択制御回路３０２へ供給されて、Ｎとお
りの分周クロック３１の一つ（１６）が位相選択回路３
０３で選択されるよう選択制御信号３２が生成される。
この選択されたクロック１６がＦＦ１０３のクロック入
力へ供給されて、入力データ１３のリタイミング制御が
可能となっている。

【０００５】

【発明が解決しようとする課題】この種の従来の位相制
御回路では、Ｎ分周回路の分周出力のＮとおりの位相不
確定性を除去するために、クロック抽出回路３００，位
相差検出回路３０１，位相選択制御回路３０２及び位相
選択回路３０３が必要になり、回路規模が大きくなると
いう欠点がある。

【０００６】本発明の目的は、回路規模の増大を抑止し
て極めて簡単な回路構成の位相制御回路を提供すること
である。

【０００７】

【課題を解決するための手段】本発明によれば、所定周
期の入力クロックのＮ倍の周期を有する入力データを前
記クロックをＮ分周して得られるＮ分周クロックに位相
同期制御して導出する位相制御回路であって、前記入力
データの変化タイミングを検出する検出手段と、この検
出タイミングに応答して初期化されつつ前記入力クロッ
クをＮ分周する分周手段とを含むことを特徴とする位相
制御回路が得られる。

【０００８】

【作用】入力データの変化タイミングを検出してこの検
出タイミング毎に入力クロックの分周回路をトリガして
初期化する。これにより分周回路は入力データの周期に
位相同期した分周クロックが常時得られ、分周回路の位
相不確定性はなくなることになる。

【０００９】

【実施例】以下に図面を参照しつつ本発明の実施例につ
き説明する。

【００１０】図１は本発明の実施例の回路図であり、図
３と同等部分及び同等信号は同一符号により示されてい
る。また、図２は図１の回路の各部動作波形図であり、
これ等両図を参照して以下に説明する。尚、本例では、
Ｎ＝２の場合を例として説明するが、Ｎ＝２に限定され
るものではない。

【００１１】入力データ１３はＦＦ１０３へのデータ入
力となり分周回路１０１の分周出力１７によりこのＦＦ
１０３へラッチされつつ導出され。この入力データ１３
の周期の１／２の周期を有する入力クロック１２は分周
回路１０１にて２分周され、分周クロック１７として導
出される。

【００１２】一方、入力データ１３は変化タイミング検
出回路１０２へ供給されており、入力データ１３の変化
タイミングに応答して検出パルス１５が生成され、分周
回路１０１のトリガパルスとなる。

【００１３】この変化タイミング検出回路１０２は、入
力データを遅延する遅延器１０４とこの遅延出力１４と
入力データ１３との一致検出を行う排他的論理和ゲート
１０５とからなり、この排他的論理和ゲート１０５の一
致検出出力が分周回路１０１のトリガパルス１５となる
のである。

【００１４】いま、図２に示す如く、時刻ｔ１，ｔ２，
ｔ３に夫々入力データ１３の内容が変化したとする。す
ると、変化タイミング検出回路１０２の出力であるトリ
ガパルス１５はこの変化タイミングに夫々応答して、遅
延器１０４の遅延時間τに等しいパルス幅を有するパル
スとなり、これが分周器１０１のトリガを行い、よって
分周器１０１はこのトリガパルス１５の発生毎に初期化
されることになる。

【００１５】このトリガパルス１５はデータ１３の変化
がある時点（図２では、ｔ１，ｔ２，ｔ３の各時刻）で
発生するので、２分周クロック１７の整数倍（１も含
む）で発生することになり、分周回路１０１は常時入力
データ１３の周期に同期して初期化されつつ２分周動作
を続行することになり、よって、２分周出力１７の位相
は確定することになって、位相不確定性は除去されるの
である。

【００１６】

【発明の効果】以上述べた様に、本発明によれば、単に
遅延器と排他的論理和ゲートとを用いるだけの簡単な構
成で分周クロックの位相不確定性を除去することが可能
となるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例の回路図である。

【図２】図１の動作を示す各部タイミングチャートであ
る。

【図３】従来の位相制御回路のブロック図である。

【符号の説明】

１２ 入力クロック １３ 入力データ １４ 遅延出力 １５ トリガパルス １７ 分周クロック １０１ 分周回路 １０２ 変化タイミング検出回路 １０３ ＤＦＦ １０４ 遅延器 １０５ 排他的論理和ゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所定周期の入力クロックのＮ倍の周期を
   有する入力データを前記クロックをＮ分周して得られる
   Ｎ分周クロックに位相同期制御して導出する位相制御回
   路であって、前記入力データの変化タイミングを検出す
   る検出手段と、この検出タイミングに応答して初期化さ
   れつつ前記入力クロックをＮ分周する分周手段とを含む
   ことを特徴とする位相制御回路。
2. 【請求項２】 前記検出手段は、前記入力データを所定
   時間遅延する遅延器と、この遅延出力と前記入力データ
   との一致を検出する一致検出器とを有することを特徴と
   する請求項１記載の位相制御回路。
3. 【請求項３】 前記一致検出器は排他的論理和ゲートで
   あることを特徴とする請求項２記載の位相制御回路。