JPH08195674A - クロック抽出回路 - Google Patents
クロック抽出回路Info
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- JPH08195674A JPH08195674A JP7005435A JP543595A JPH08195674A JP H08195674 A JPH08195674 A JP H08195674A JP 7005435 A JP7005435 A JP 7005435A JP 543595 A JP543595 A JP 543595A JP H08195674 A JPH08195674 A JP H08195674A
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- pulse
- circuit
- clock
- digital signal
- signal
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Abstract
(57)【要約】
【目的】 デジタルＰＬＬ回路において、同期引込み時
間を短縮しかつ安定な同期状態を保つ。 【構成】 立上り及び立下り検出回路３，４にて入力デ
ジタル信号の各変化点を検出し、パルス発生回路５によ
りこれ等各変化点に対応したパルスを発生する。予測信
号発生回路６で、これ等変化点パルスに応答して入力デ
ジタル信号の以後の変化点を予測し予測パルスを生成す
る。Ｑ値制御回路７で、変化点検出パルスの各タイミン
グ毎に予測パルスをラッチし、このラッチ出力でＰＬＬ
回路１のＱ値の高低制御を行う。
間を短縮しかつ安定な同期状態を保つ。 【構成】 立上り及び立下り検出回路３，４にて入力デ
ジタル信号の各変化点を検出し、パルス発生回路５によ
りこれ等各変化点に対応したパルスを発生する。予測信
号発生回路６で、これ等変化点パルスに応答して入力デ
ジタル信号の以後の変化点を予測し予測パルスを生成す
る。Ｑ値制御回路７で、変化点検出パルスの各タイミン
グ毎に予測パルスをラッチし、このラッチ出力でＰＬＬ
回路１のＱ値の高低制御を行う。
Description
【０００１】
【産業上の利用分野】本発明はクロック抽出回路に関
し、特に入力デジタル信号からこの信号に同期したクロ
ック信号を抽出するデジタルＰＬＬ回路構成のクロック
抽出回路に関するものである。
し、特に入力デジタル信号からこの信号に同期したクロ
ック信号を抽出するデジタルＰＬＬ回路構成のクロック
抽出回路に関するものである。
【０００２】
【従来の技術】従来のこの種のクロック抽出回路の構成
を図７に示している。図において、このクロック抽出回
路は入力デジタル信号を受けて抽出クロック信号を発生
するデジタルＰＬＬ回路１を有し、このＰＬＬ回路１の
抽出クロック信号を波形整形回路２へ供給し、入力デジ
タル信号をこの抽出クロック信号に基づき波形整形して
出力デジタル信号を得るようになっている。
を図７に示している。図において、このクロック抽出回
路は入力デジタル信号を受けて抽出クロック信号を発生
するデジタルＰＬＬ回路１を有し、このＰＬＬ回路１の
抽出クロック信号を波形整形回路２へ供給し、入力デジ
タル信号をこの抽出クロック信号に基づき波形整形して
出力デジタル信号を得るようになっている。
【０００３】一般に、この種のクロック抽出回路では、
デジタルＰＬＬ回路１のＱ値により同期引込み時間や同
期保持能力が決定されており、Ｑ値を低くすると同期引
込み時間が短縮され、Ｑ値を高くすると同期保持能力が
向上される。
デジタルＰＬＬ回路１のＱ値により同期引込み時間や同
期保持能力が決定されており、Ｑ値を低くすると同期引
込み時間が短縮され、Ｑ値を高くすると同期保持能力が
向上される。
【０００４】従って、同期引込み時間が短く、同期保持
能力が高いデジタルＰＬＬ回路を用いたクロック抽出回
路を実現するためには、デジタルＰＬＬ回路のＱ値を制
御することが必要となる。
能力が高いデジタルＰＬＬ回路を用いたクロック抽出回
路を実現するためには、デジタルＰＬＬ回路のＱ値を制
御することが必要となる。
【０００５】この様な動作原理に基づくクロック抽出回
路としては、例えば特開昭６２−４７２３３号公報に開
示の如く、受信されたデジタル信号の信号対雑音比の良
否判定を行い、信号対雑音比が良い場合には、デジタル
ＰＬＬ回路のＱ値を高くして同期保持能力を向上させ、
信号雑音比が悪い場合には、Ｑ値を低くして同期引込み
時間を短縮する技術が知られている。
路としては、例えば特開昭６２−４７２３３号公報に開
示の如く、受信されたデジタル信号の信号対雑音比の良
否判定を行い、信号対雑音比が良い場合には、デジタル
ＰＬＬ回路のＱ値を高くして同期保持能力を向上させ、
信号雑音比が悪い場合には、Ｑ値を低くして同期引込み
時間を短縮する技術が知られている。
【０００６】
【発明が解決しようとする課題】従来のデジタルＰＬＬ
回路のＱ値を制御しないクロック抽出回路では、Ｑ値が
高いと同期引込みに要する時間が長くなり、低いと同期
外れが生じ易くなって、迅速でかつ安定したクロック抽
出が行われないという問題がある。
回路のＱ値を制御しないクロック抽出回路では、Ｑ値が
高いと同期引込みに要する時間が長くなり、低いと同期
外れが生じ易くなって、迅速でかつ安定したクロック抽
出が行われないという問題がある。
【０００７】上述した特開昭６２−４７２３３号公報に
記載のクロック抽出回路を、ＴＤＭＡ（時分割多元接
続）方式の様に断続的に情報を伝送するシステムに適用
した場合、情報の受信を開始した直後において、同期引
込み時間が長くなることが想定される。情報の受信を開
始した直後は、信号対雑音比は一般に良好な状態にある
が、上述した様なクロック抽出回路では、デジタルＰＬ
Ｌ回路のＱ値が高くなり、同期引込み時間が長くなると
いう欠点がある。
記載のクロック抽出回路を、ＴＤＭＡ（時分割多元接
続）方式の様に断続的に情報を伝送するシステムに適用
した場合、情報の受信を開始した直後において、同期引
込み時間が長くなることが想定される。情報の受信を開
始した直後は、信号対雑音比は一般に良好な状態にある
が、上述した様なクロック抽出回路では、デジタルＰＬ
Ｌ回路のＱ値が高くなり、同期引込み時間が長くなると
いう欠点がある。
【０００８】本発明の目的は、断続的に情報が伝送され
る様な通信システムにおいても、クロック信号を迅速か
つ安定に抽出可能なクロック抽出回路を提供することで
ある。
る様な通信システムにおいても、クロック信号を迅速か
つ安定に抽出可能なクロック抽出回路を提供することで
ある。
【０００９】
【課題を解決するための手段】本発明によれば、入力デ
ジタル信号からこの信号に同期したクロック信号を抽出
するデジタルＰＬＬ回路構成のクロック抽出回路であっ
て、前記入力デジタル信号をレベル変化を検出して変化
点検出パルスを生成するパルス発生手段と、この変化点
検出パルスに応答して前記入力デジタル信号のそれ以降
のレベル変化点を予測してその予測点において予測パル
スを生成する予測パルス生成手段と、前記変化点検出パ
ルスにより前記予測パルスのレベルラッチをなすラッチ
手段と、このラッチ出力に応じて前記デジタルＰＬＬ回
路のＱ値制御を行うＱ値制御手段とを含むことを特徴と
するクロック抽出回路が得られる。
ジタル信号からこの信号に同期したクロック信号を抽出
するデジタルＰＬＬ回路構成のクロック抽出回路であっ
て、前記入力デジタル信号をレベル変化を検出して変化
点検出パルスを生成するパルス発生手段と、この変化点
検出パルスに応答して前記入力デジタル信号のそれ以降
のレベル変化点を予測してその予測点において予測パル
スを生成する予測パルス生成手段と、前記変化点検出パ
ルスにより前記予測パルスのレベルラッチをなすラッチ
手段と、このラッチ出力に応じて前記デジタルＰＬＬ回
路のＱ値制御を行うＱ値制御手段とを含むことを特徴と
するクロック抽出回路が得られる。
【００１０】
【作用】入力デジタル信号のレベル変化点を検出し、こ
れ等変化点の検出タイミング毎にそれ以降のレベル変化
点の予測を行い予測パルスを生成する。これ等予測パル
スを前記のレベル変化点毎にラッチして、ラッチ出力に
よりＰＬＬ回路のＱ値制御を行う。すなわち、レベル変
化点に対応した位置に予測パルスがあれば、入力デジタ
ル信号は正常に受信されていることになるので、Ｑ値を
高くして同期保持能力を向上させ安定動作させなけれ
ば、入力デジタル信号にはジッタ等が含まれていると考
えられるので、Ｑ値を低くして同期引込み時間を迅速に
する。
れ等変化点の検出タイミング毎にそれ以降のレベル変化
点の予測を行い予測パルスを生成する。これ等予測パル
スを前記のレベル変化点毎にラッチして、ラッチ出力に
よりＰＬＬ回路のＱ値制御を行う。すなわち、レベル変
化点に対応した位置に予測パルスがあれば、入力デジタ
ル信号は正常に受信されていることになるので、Ｑ値を
高くして同期保持能力を向上させ安定動作させなけれ
ば、入力デジタル信号にはジッタ等が含まれていると考
えられるので、Ｑ値を低くして同期引込み時間を迅速に
する。
【００１１】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【００１２】図１は本発明の実施例のブロック図であ
り、図７と同等部分は同一符号により示している。入力
デジタル信号はデジタルＰＬＬ回路１へ入力されてクロ
ック成分が抽出され、この抽出クロック信号に基づき波
形整形回路２により入力デジタル信号が波形整形され出
力されることは、図７の例と同様である。
り、図７と同等部分は同一符号により示している。入力
デジタル信号はデジタルＰＬＬ回路１へ入力されてクロ
ック成分が抽出され、この抽出クロック信号に基づき波
形整形回路２により入力デジタル信号が波形整形され出
力されることは、図７の例と同様である。
【００１３】このデジタルＰＬＬ回路１のＱ値を自動的
に制御するために、以下の機能が付加されている。すな
わち、入力デジタル信号は立上り及び立下り検出回路
３，４において立上り及び立下りが夫々検出され、パル
ス発生回路５にてこれ等立上り及び立下り検出タイミン
グに同期した変化点検出パルスが生成される。
に制御するために、以下の機能が付加されている。すな
わち、入力デジタル信号は立上り及び立下り検出回路
３，４において立上り及び立下りが夫々検出され、パル
ス発生回路５にてこれ等立上り及び立下り検出タイミン
グに同期した変化点検出パルスが生成される。
【００１４】この変化点検出パルスは予測信号発生回路
６へ入力され、各変化点検出パルスに応答して入力デジ
タル信号のそれ以降のレベル変化点が予測されその予測
点において予測パルスが生成される。この予測パルスは
Ｑ値制御回路７へ入力され、パルス発生回路５からの変
化点検出パルスのタイミングにてこの予測パルスのレベ
ルラッチが行われる。このラッチ出力レベルに応じてデ
ジタルＰＬＬ回路１のＱ値の高低制御がなされる。
６へ入力され、各変化点検出パルスに応答して入力デジ
タル信号のそれ以降のレベル変化点が予測されその予測
点において予測パルスが生成される。この予測パルスは
Ｑ値制御回路７へ入力され、パルス発生回路５からの変
化点検出パルスのタイミングにてこの予測パルスのレベ
ルラッチが行われる。このラッチ出力レベルに応じてデ
ジタルＰＬＬ回路１のＱ値の高低制御がなされる。
【００１５】図２は図１のブロックの動作を示すタイミ
ングチャートの例を示しており、入力デジタル信号の受
信直後の場合であって、その波形が図２（ａ）に示す如
き場合、立上り及び立下り検出回路３及び４の各出力波
形は（ｂ）、（ｃ）の如くなり、パルス発生回路５の出
力パルスである変化点検検出パルスは（ｄ）の様にな
る。
ングチャートの例を示しており、入力デジタル信号の受
信直後の場合であって、その波形が図２（ａ）に示す如
き場合、立上り及び立下り検出回路３及び４の各出力波
形は（ｂ）、（ｃ）の如くなり、パルス発生回路５の出
力パルスである変化点検検出パルスは（ｄ）の様にな
る。
【００１６】この変化点検出パルスを受けた予測信号発
生回路６では、入力デジタル信号のそれ以降の変化点を
予測し、入力デジタル信号のジッタをも考慮したパルス
幅を有する予測パルスが（ｅ）の様に生成される。
生回路６では、入力デジタル信号のそれ以降の変化点を
予測し、入力デジタル信号のジッタをも考慮したパルス
幅を有する予測パルスが（ｅ）の様に生成される。
【００１７】尚、入力デジタル信号の変化が予測される
タイミングは、ｎを０を含む整数とすると、 ｎ×（情報伝送時間）＋（許容ジッタ範囲） により設定される。
タイミングは、ｎを０を含む整数とすると、 ｎ×（情報伝送時間）＋（許容ジッタ範囲） により設定される。
【００１８】一例として、情報伝送速度を１６Ｋｂｐｓ
とすると、情報伝送時間（Ｔ：抽出すべきクロック信号
の周期に相当）は１／１６Ｋｂｐｓ＝６２．５μｓｅｃ
となり、許容ジッタ範囲（τ）はＴ±１０％とすると、
入力デジタル信号の変化が予測されるタイミングは、 ｎ×Ｔ＋τ＝ｎ×Ｔ＋Ｔ×（±１０％） ＝ｎ×６２．５＋（５６．２５〜６８．７５）μｓｅｃ となり、よって、変化点検出パルス入力後上記タイミン
グの間、予測パルスをハイレベルのパルスとするのであ
る。
とすると、情報伝送時間（Ｔ：抽出すべきクロック信号
の周期に相当）は１／１６Ｋｂｐｓ＝６２．５μｓｅｃ
となり、許容ジッタ範囲（τ）はＴ±１０％とすると、
入力デジタル信号の変化が予測されるタイミングは、 ｎ×Ｔ＋τ＝ｎ×Ｔ＋Ｔ×（±１０％） ＝ｎ×６２．５＋（５６．２５〜６８．７５）μｓｅｃ となり、よって、変化点検出パルス入力後上記タイミン
グの間、予測パルスをハイレベルのパルスとするのであ
る。
【００１９】この予測パルスを発生するための予測信号
発生回路６の一例が図３に示されており、図４に図３の
各部動作波形例を示している。
発生回路６の一例が図３に示されており、図４に図３の
各部動作波形例を示している。
【００２０】タイミング発生回路６１は変化点検出パル
スを受けて、この変化点検出パルスを時間Ｔだけ遅延せ
しめて出力するものであり、この遅延パルスであるタイ
ミング信号はカウンタ６２のリセット入力となる。
スを受けて、この変化点検出パルスを時間Ｔだけ遅延せ
しめて出力するものであり、この遅延パルスであるタイ
ミング信号はカウンタ６２のリセット入力となる。
【００２１】このカウンタ６２は、周期Ｔ／２8 ｓｅｃ
のクロックＣＫをカウントする２8＝２５６の分周器と
等価であり、よってＴ毎にカウンタ（８ビット）の出力
が０となる。この０となるタイミングを８入力ナンド回
路６３によ検出し、周期Ｔ毎に繰返しパルスを発生す
る。
のクロックＣＫをカウントする２8＝２５６の分周器と
等価であり、よってＴ毎にカウンタ（８ビット）の出力
が０となる。この０となるタイミングを８入力ナンド回
路６３によ検出し、周期Ｔ毎に繰返しパルスを発生す
る。
【００２２】これにより、タイミング信号が入力されな
い場合でも、繰返しパルスがＴ間隔で出力されるが、逆
にタイミング信号が入力デジタル信号のジッタ等の影響
によって後方へずれた場合には、カウンタ６２はリセッ
トされ、新たなタイミング（位相）で繰返しパルスがナ
ンド回路６３から出力される。
い場合でも、繰返しパルスがＴ間隔で出力されるが、逆
にタイミング信号が入力デジタル信号のジッタ等の影響
によって後方へずれた場合には、カウンタ６２はリセッ
トされ、新たなタイミング（位相）で繰返しパルスがナ
ンド回路６３から出力される。
【００２３】この繰返しパルスによりリトリガブルなＭ
ＭＶ（モノステーブルマルチ）６４をトリガすること
で、パルス幅τの予測パルスが発生される。
ＭＶ（モノステーブルマルチ）６４をトリガすること
で、パルス幅τの予測パルスが発生される。
【００２４】再び、図１及び図２に戻ると、この予測パ
ルス（ｅ）はＱ値制御回路７へ、パルス発生回路５の変
化点検出パルス（ｄ）と共に入力され、この変化点検出
パルスのタイミングにより予測パルスのレベルラッチが
なされる。
ルス（ｅ）はＱ値制御回路７へ、パルス発生回路５の変
化点検出パルス（ｄ）と共に入力され、この変化点検出
パルスのタイミングにより予測パルスのレベルラッチが
なされる。
【００２５】図２に示した受信直後の例においては、入
力デジタル信号のビット１受信以前は、ラッチ出力は
（ｆ）に示す様に低レベルであり、ビット１受信以後
は、高レベルとなる。従って、この（ｆ）に示す低レベ
ル信号によりＰＬＬ回路１のＱ値を低く制御し、高レベ
ル信号により高く制御すれば、ＰＬＬ回路の同期引込み
は迅速に行われ、それ以降は安定な動作が行われるので
ある。
力デジタル信号のビット１受信以前は、ラッチ出力は
（ｆ）に示す様に低レベルであり、ビット１受信以後
は、高レベルとなる。従って、この（ｆ）に示す低レベ
ル信号によりＰＬＬ回路１のＱ値を低く制御し、高レベ
ル信号により高く制御すれば、ＰＬＬ回路の同期引込み
は迅速に行われ、それ以降は安定な動作が行われるので
ある。
【００２６】図５は図１のブロックの動作を示す他のタ
イミングチャートであり、ＴＤＭＡ方式による伝送情報
の断続点または伝送路上でのエラー等により、許容ジッ
タ範囲を越えて変化点を有する入力デジタル信号を受信
した場合の例である。
イミングチャートであり、ＴＤＭＡ方式による伝送情報
の断続点または伝送路上でのエラー等により、許容ジッ
タ範囲を越えて変化点を有する入力デジタル信号を受信
した場合の例である。
【００２７】（ａ）に示す如く、入力デジタル信号のビ
ット１にジッタが大きく生じており、予測パルスは
（ｅ）に示す如く生成される。このとき、ビット１の立
下りに対応する予測パルスは許容ジッタ範囲のパルス幅
τを有するが、それよりも変化点検出パルスは大きくず
れている（位相が大きく進んでいる）ために、Ｑ値制御
回路７でのレベルラッチ出力は低レベルとなったままで
あり、よって、ＰＬＬ回路１のＱ値は低値に制御され、
迅速な同期引込み状態に制御されるのである。以降は、
Ｑ値は高く制御され安定な動作が維持される。
ット１にジッタが大きく生じており、予測パルスは
（ｅ）に示す如く生成される。このとき、ビット１の立
下りに対応する予測パルスは許容ジッタ範囲のパルス幅
τを有するが、それよりも変化点検出パルスは大きくず
れている（位相が大きく進んでいる）ために、Ｑ値制御
回路７でのレベルラッチ出力は低レベルとなったままで
あり、よって、ＰＬＬ回路１のＱ値は低値に制御され、
迅速な同期引込み状態に制御されるのである。以降は、
Ｑ値は高く制御され安定な動作が維持される。
【００２８】ＰＬＬ回路１のＱ値制御については、例え
ば特開平３−９７３１８号公報等に開示の如く周知の技
術を用いることができるが、図６を用いて簡単に説明す
る。
ば特開平３−９７３１８号公報等に開示の如く周知の技
術を用いることができるが、図６を用いて簡単に説明す
る。
【００２９】図６はデジタルＰＬＬ回路の一例であり、
一般には１チップの汎用ＩＣとして市販されている回路
を用いることができ、例えば「ＣＤ７４ＨＣＴ２９７
Ｅ」（ハリス社製：ＨＡＲＲＩＳ社製）では、そのＱ値
をＩＣの外部から設定できる様になされており、図６の
Ｑ値制御信号として示しており、図１のＱ制御回路７の
出力である。
一般には１チップの汎用ＩＣとして市販されている回路
を用いることができ、例えば「ＣＤ７４ＨＣＴ２９７
Ｅ」（ハリス社製：ＨＡＲＲＩＳ社製）では、そのＱ値
をＩＣの外部から設定できる様になされており、図６の
Ｑ値制御信号として示しており、図１のＱ制御回路７の
出力である。
【００３０】位相比較回路１１は入力デジタル信号と抽
出クロックとの位相を比較しその差分を求めて位相誤差
信号として出力する。
出クロックとの位相を比較しその差分を求めて位相誤差
信号として出力する。
【００３１】Ｕ／Ｄ（アップ／ダウン）カウンタ１２は
基準クロック発生回路１４からのクロックをアップ／ダ
ウンカウントするものであり、このアップ／ダウンの切
換えは位相比較回路１１からの位相誤差信号により行わ
れる。このカウンタ１２の値が一定範囲を上回るまたは
下回る毎に、分周回路１３に対して制御信号が出力され
る。Ｑ値制御信号によりこのカウンタ１２の一定範囲を
制御するものである。
基準クロック発生回路１４からのクロックをアップ／ダ
ウンカウントするものであり、このアップ／ダウンの切
換えは位相比較回路１１からの位相誤差信号により行わ
れる。このカウンタ１２の値が一定範囲を上回るまたは
下回る毎に、分周回路１３に対して制御信号が出力され
る。Ｑ値制御信号によりこのカウンタ１２の一定範囲を
制御するものである。
【００３２】分周回路１３では、基準クロック発生回路
１４からのクロックを分周し、入力デジタル信号と同一
周波数の抽出クロックを発生する。この分周動作時にカ
ウンタ１２から入力される制御信号により、出力する抽
出クロックの位相を変化させるもので、制御信号に応じ
て抽出クロックのパルス数を±１する様になっている。
１４からのクロックを分周し、入力デジタル信号と同一
周波数の抽出クロックを発生する。この分周動作時にカ
ウンタ１２から入力される制御信号により、出力する抽
出クロックの位相を変化させるもので、制御信号に応じ
て抽出クロックのパルス数を±１する様になっている。
【００３３】以上より、デジタルＰＬＬ回路へ入力され
るＱ値制御信号が低値の場合、Ｕ／Ｄカンウタ１２にお
ける一定範囲を小さくし、分周回路１２への制御信号を
頻繁に発生させ、抽出クロックの位相変化を発生し易く
して、デジタルＰＬＬ回路の周期引込みを容易とする。
また、Ｑ値制御信号が高値の場合には、Ｕ／Ｄカウンタ
１２における一定範囲を大きくし、制御信号の発生を抑
制することにより、抽出クロックの位相変化を発生しに
くく、デジタルＰＬＬ回路の同期保持能力を向上させ
る。
るＱ値制御信号が低値の場合、Ｕ／Ｄカンウタ１２にお
ける一定範囲を小さくし、分周回路１２への制御信号を
頻繁に発生させ、抽出クロックの位相変化を発生し易く
して、デジタルＰＬＬ回路の周期引込みを容易とする。
また、Ｑ値制御信号が高値の場合には、Ｕ／Ｄカウンタ
１２における一定範囲を大きくし、制御信号の発生を抑
制することにより、抽出クロックの位相変化を発生しに
くく、デジタルＰＬＬ回路の同期保持能力を向上させ
る。
【００３４】
【発明の効果】叙上の如く、本発明によれば、入力デジ
タル信号がノイズ等によりジッタが大きい場合にはＰＬ
Ｌ回路のＱ値を低くして同期引込みを速くし、安定な入
力デジタル信号が受信されている間はＱ値を高くして周
期保持能力を大としているので、迅速かつ安定なクロッ
ク抽出が可能になるという効果がある。
タル信号がノイズ等によりジッタが大きい場合にはＰＬ
Ｌ回路のＱ値を低くして同期引込みを速くし、安定な入
力デジタル信号が受信されている間はＱ値を高くして周
期保持能力を大としているので、迅速かつ安定なクロッ
ク抽出が可能になるという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】図１のブロックの動作を示すタイムチャートの
一例である。
一例である。
【図３】図１のブロックの予測信号発生回路６のブロッ
ク図である。
ク図である。
【図４】図３のブロックの動作を示すタイムチャートで
ある。
ある。
【図５】図１のブロックの動作を示すタイムチャートの
他の例である。
他の例である。
【図６】デジタルＰＬＬ回路１の例を示すブロック図で
ある。
ある。
【図７】従来のクロック抽出回路のブロック図である。
１ デジタルＰＬＬ回路 ２ 波形整形回路 ３ 立上り検出回路 ４ 立下り検出回路 ５ パルス発生回路 ６ 予測信号発生回路 ７ Ｑ値制御回路
Claims (4)
- 【請求項１】 入力デジタル信号からこの信号に同期し
たクロック信号を抽出するデジタルＰＬＬ回路構成のク
ロック抽出回路であって、前記入力デジタル信号をレベ
ル変化を検出して変化点検出パルスを生成するパルス発
生手段と、この変化点検出パルスに応答して前記入力デ
ジタル信号のそれ以降のレベル変化点を予測してその予
測点において予測パルスを生成する予測パルス生成手段
と、前記変化点検出パルスにより前記予測パルスのレベ
ルラッチをなすラッチ手段と、このラッチ出力に応じて
前記デジタルＰＬＬ回路のＱ値制御を行うＱ値制御手段
とを含むことを特徴とするクロック抽出回路。 - 【請求項２】 前記予測パルス生成手段は、前記変化点
検出パルスに応答してリセットされ前記クロック信号の
正規の周期Ｔ毎に繰返しパルスを生成する繰返しパルス
生成回路と、この繰返しパルスの発生に応答して所定幅
の前記予測パルスを生成する予測パルス生成回路とを有
することを特徴とする請求項１記載のクロック抽出回
路。 - 【請求項３】 前記繰返しパルス生成回路は、前記変化
点検出パルスに応答してリセットされ前記周期Ｔの２n
分の１の周期のクロックパルスを２n 分周して前記繰返
しパルスを生成する分周器を有することを特徴とする請
求項２記載のクロック抽出回路。 - 【請求項４】 前記予測パルス生成回路は、前記繰返し
パルスによりトリガされるモノステーブルマルチバイブ
レータ回路であることを特徴とする請求項２または３記
載のクロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005435A JP2748875B2 (ja) | 1995-01-18 | 1995-01-18 | クロック抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005435A JP2748875B2 (ja) | 1995-01-18 | 1995-01-18 | クロック抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195674A true JPH08195674A (ja) | 1996-07-30 |
| JP2748875B2 JP2748875B2 (ja) | 1998-05-13 |
Family
ID=11611126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7005435A Expired - Lifetime JP2748875B2 (ja) | 1995-01-18 | 1995-01-18 | クロック抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748875B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0999670A2 (de) * | 1998-11-02 | 2000-05-10 | Wandel & Goltermann GmbH & Co. Elektronische Messtechnik | Verfahren und Vorrichtung zur Messung der Signalgüte eines digitalen Nachrichtenübertragungssystems |
| JP2013201558A (ja) * | 2012-03-23 | 2013-10-03 | Yokogawa Electric Corp | 同期装置及びフィールド機器 |
-
1995
- 1995-01-18 JP JP7005435A patent/JP2748875B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0999670A2 (de) * | 1998-11-02 | 2000-05-10 | Wandel & Goltermann GmbH & Co. Elektronische Messtechnik | Verfahren und Vorrichtung zur Messung der Signalgüte eines digitalen Nachrichtenübertragungssystems |
| EP0999670A3 (de) * | 1998-11-02 | 2000-08-30 | Wandel & Goltermann GmbH & Co. Elektronische Messtechnik | Verfahren und Vorrichtung zur Messung der Signalgüte eines digitalen Nachrichtenübertragungssystems |
| US6606354B1 (en) | 1998-11-02 | 2003-08-12 | Wavetek Wandel Goltermann Eningen Gmbh & Co. | Process and device to measure the signal quality of a digital information transmission system |
| JP2013201558A (ja) * | 2012-03-23 | 2013-10-03 | Yokogawa Electric Corp | 同期装置及びフィールド機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2748875B2 (ja) | 1998-05-13 |
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