JPH11330955A

JPH11330955A - Ｄｐｌｌ回路

Info

Publication number: JPH11330955A
Application number: JP10279568A
Authority: JP
Inventors: Keiji Okubo; 啓示大久保
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-03-18
Filing date: 1998-10-01
Publication date: 1999-11-30
Anticipated expiration: 2018-10-01
Also published as: JP4032526B2

Abstract

(57)【要約】【課題】多相クロックの位相数を増加させることなく
抽出クロックのジッタを抑圧するＤＰＬＬ回路を得るこ
とを目的とする。【解決手段】基準クロック発生手段２０１は伝送周波
数よりも少し高い周波数の基準クロックを発生し、多相
クロック生成手段２０２は基準クロックに基づいて位相
が少しずつ異なる複数のクロックを生成する。また、位
相検出手段２０３は受信信号の変化点をとらえて受信信
号の位相がクロックの位相よりも遅れているか否かのみ
を監視して位相遅れを検出すると位相遅れ検出信号を出
力する。また、シフト制御手段２０４は、位相検出手段
２０３からの位相遅れ検出信号に基づいて位相シフト指
示信号を出力する。クロック選択制御手段２０５はこの
位相シフト指示信号に従って多相クロックの内から受信
信号の位相に最も近い位相を持つクロックを選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、装置間及び装置
内のデータ転送で受信側に設けられ、受信信号の信号再
生のためのタイミング抽出を行うＤＰＬＬ（Ｄｉｇｉｔ
ａｌＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路に関す
るものである。

【０００２】

【従来の技術】図１２は特開平７ー３３６３４２号公報
に示された従来のＤＰＬＬ回路の構成図である。図にお
いて、１００１は周波数ｆZの基準クロックを発生する
基準クロック発生手段、１００２は基準クロックｆZに
基づいて位相が少しずつ異なる複数のクロックを生成す
る多相クロック生成手段、１００３は受信信号の変化点
（位相が０の位置）を検出する位相検出手段、１００４
は多相クロックの内から受信信号の変化点に最も近い変
化点を持つクロックを選択するクロック選択制御手段で
ある。

【０００３】次に、従来のＤＰＬＬ回路の動作を図１２
を用いて説明する。図１２において、基準クロック生成
手段１００１は受信信号と周波数がほぼ同一の基準クロ
ックｆZを生成する。この基準クロックは多相クロック
を生成手段１００２に入力され、多相クロック生成手段
１００２はこの基準クロックｆZを複数個（ここでは
Ｎ個とする）に分割して、位相が少しずつ異なり（位相
はクロック１周期分を１／Ｎずつずらしたものになる）
周波数がｆZの複数のクロックを生成する。これらの
多相化されたクロックは位相検出手段１００３およびク
ロック選択手段１００４に入力される。

【０００４】また、位相検出手段１００３は、受信信号
を入力し、この受信信号の変化点をとらえて位相を監視
し、位相を検出すると、前記多相化されたクロックの内
で現在選択されているクロックと比較する。比較の結
果、クロックの位相が受信信号のそれよりも遅れている
場合には、位相が１相分進んでいるクロックを選択する
ようにクロック選択指示信号をクロック選択制御手段１
００４に出力する。クロックの位相が受信信号のそれよ
りも進んでいる場合には、位相が１相分遅れているクロ
ックを選択するようににクロック選択指示信号をクロッ
ク選択制御手段１００４に出力する。

【０００５】クロック選択制御手段１００４は、位相検
出手段１００３からのクロック選択指示信号により多相
化されたクロックの内から、クロックの位相が受信信号
のそれよりも遅れている場合には、位相が１相分進んで
いるクロックを選択し、クロックの位相が受信信号のそ
れよりも進んでいる場合には、位相が１相分遅れている
クロックを選択する。この結果、受信信号の位相に最も
近い位相を持つクロックが選択される。

【０００６】

【発明が解決しようとする課題】従来のＤＰＬＬ回路は
前記のように構成されており、抽出クロックの生成のた
めに、多相クロックを１相分進ませ（＋１シフトという
こともある）たり、１相分遅らせ（ー１シフトというこ
ともある）たりするように制御していた。このため、Ｎ
相の多相クロックの制御において、＋１相分とー１相分
を足し合わせた最大２相分の位相変動（ジッタ）が発生
するという問題点があった。

【０００７】この問題点を解決する方法として、多相ク
ロックの位相数を増加させてジッタを抑圧する方法があ
るが、制御がより簡単な方法が求められていた。

【０００８】また、従来、データ信号が間欠的に伝送さ
れるバースト信号のデータが受信されない区間では受信
信号の変化点をとらえることができないため、位相が判
別できず、このため基準クロックの抽出ができないとい
う問題点があった。

【０００９】この発明はこのような問題点を解決するた
めに為されたものであり、受信信号の信号再生のための
タイミング抽出において、多相クロックの位相数を増加
させることなく抽出クロックのジッタを抑圧するＤＰＬ
Ｌ回路を実現することを目的とする。

【００１０】また、バースト信号のデータが受信されな
い区間でも基準クロックの抽出ができるＤＰＬＬ回路を
実現することを目的としている。

【００１１】

【課題を解決するための手段】第１の発明に係るＤＰＬ
Ｌ回路は、受信信号よりも高い周波数を持つ基準クロッ
クを生成する基準クロック生成手段と、前記基準クロッ
クを基に位相が異なり基準クロックと同じ周期の複数の
クロック（以下多相クロックという）を生成する多相ク
ロック生成手段と、受信信号の変化点をとらえて受信信
号の位相が現在抽出されているクロック位相よりも遅れ
ているか否かを監視して位相遅れを検出したら位相遅れ
検出信号を出力する位相検出手段と、この位相検出手段
からの位相遅れ検出信号を入力したら、前記多相クロッ
クの内から現在抽出されているクロックよりも１相分遅
れている位相のクロックを新たな抽出クロックとして選
択するようにクロック選択指示信号を発するシフト制御
手段と、このクロック選択指示信号に従って、前記多相
クロックの内から現在抽出されているクロックよりも１
相分遅れている位相のクロックを新たな抽出クロックと
して選択するクロック選択手段とを備えたものである。

【００１２】また、第２の発明に係るＤＰＬＬ回路は、
位相検出手段は、受信信号の位相が現在抽出されている
クロック位相よりも遅れているか否かのみを監視し、位
相遅れを検出しない場合は何もしないものである。

【００１３】また、第３の発明に係るＤＰＬＬ回路は、
受信信号よりも高い周波数を持つ基準クロックを生成す
る基準クロック生成手段と、前記基準クロックを基に位
相が異なり基準クロックと同じ周期の複数のクロック
（以下多相クロックという）を生成する多相クロック生
成手段と、受信信号の変化点をとらえて受信信号の位相
が現在抽出されているクロック位相よりも遅れているか
否かを監視して位相遅れを検出したら位相遅れ検出信号
を出力する位相検出手段と、この位相検出手段からの位
相遅れ検出信号を入力したら、前記多相クロックの内か
ら現在抽出されているクロックよりも１相分遅れている
位相のクロックを新たな抽出クロックとして選択するよ
うにクロック選択指示信号を発するとともに、前回の基
準クロックを選択した時から新たな基準クロックを選択
（シフト）する時までの時間を示すシフト間隔を予め設
定し、このシフト間隔が満了したときに前記位相検出手
段からの位相遅れ検出信号を入力したか否かを調べ、位
相遅れ検出信号を入力したら、前記のシフト間隔を短縮
し、位相遅れ検出信号を入力しなかったら、前記のシフ
ト間隔を伸長して新たなシフト間隔として生成するシフ
ト制御手段と、前記クロック選択指示信号に従って、前
記多相クロックの内から現在抽出されているクロックよ
りも１相分遅れている位相のクロックを新たな抽出クロ
ックとして選択するクロック選択手段と前記シフト制御
手段からシフト間隔を入力して保存するシフト間隔保存
手段とを備えたものである。

【００１４】また、第４の発明に係るＤＰＬＬ回路は、
シフト制御手段はシフト間隔保存手段からシフト間隔を
入力してこのシフト間隔を基にクロック選択信号をクロ
ック選択手段に出力するものである。

【００１５】また、第５の発明に係るＤＰＬＬ回路は、
受信信号よりも高い周波数を持つ基準クロックを生成す
る基準クロック生成手段と、前記基準クロックを基に位
相が異なり基準クロックと同じ周期の複数のクロック
（以下多相クロックという）を生成する多相クロック生
成手段と、受信信号の変化点をとらえて受信信号の位相
が現在抽出されているクロック位相よりも遅れているか
否かを監視して位相遅れを検出したら位相遅れ検出信号
を出力する位相検出手段と、この位相検出手段からの位
相遅れ検出信号を入力したら、前記多相クロックの内か
ら現在抽出されているクロックよりも１相分遅れている
位相のクロックを新たな抽出クロックとして選択するよ
うにクロック選択指示信号を発するとともに、位相遅れ
を検出してから現在抽出されているクロックよりも１相
分遅れている位相のクロックを新たな抽出クロックとし
て選択した後に再度位相遅れを検出するまでの時間を新
たなシフト間隔として生成するシフト制御手段と、前記
クロック選択指示信号に従って、前記多相クロックの内
から現在抽出されているクロックよりも１相分遅れてい
る位相のクロックを新たな抽出クロックとして選択する
クロック選択手段と、前記シフト制御手段から前記新た
なシフト間隔を入力し、このシフト間隔と前回までのシ
フト間隔との平均をとって保存するシフト間隔平均化手
段とを備えたものである。

【００１６】また、第６の発明に係るＤＰＬＬ回路は、
受信信号よりも高い周波数を持つ基準クロックを生成す
る基準クロック生成手段と、前記基準クロックを基に位
相が異なり基準クロックと同じ周期の複数のクロック
（以下多相クロックという）を生成する多相クロック生
成手段と、受信信号の変化点をとらえて受信信号の位相
が現在抽出されているクロック位相よりも遅れているか
否かを監視して位相遅れを検出したら位相遅れ検出信号
を出力する位相検出手段と、この位相検出手段からの位
相遅れ検出信号を入力したら、内蔵する記憶手段に位相
遅れ検出回数を記憶するとともに、前記多相クロックの
内から現在抽出されているクロックよりも１相分遅れて
いる位相のクロックを新たな抽出クロックとして選択す
るようにクロック選択指示信号を発するとともに、予め
設定したシフト間隔が満了したときに前記記憶手段から
の位相遅れ検出回数に応じて前記のシフト間隔を短縮し
て新たなシフト間隔として生成するシフト制御手段と、
前記クロック選択指示信号に従って、前記多相クロック
の内から現在抽出されているクロックよりも１相分遅れ
ている位相のクロックを新たな抽出クロックとして選択
するクロック選択手段と、前記シフト制御手段から前記
新たなシフト間隔を入力し、このシフト間隔と前回まで
のシフト間隔との平均をとって保存するシフト間隔平均
化手段とを備えたものである。

【００１７】また、第７の発明に係るＤＰＬＬ回路は、
受信信号よりも低い周波数を持つ基準クロックを生成す
る基準クロック生成手段と、前記基準クロックを基に位
相が異なり基準クロックと同じ周期の複数のクロック
（以下多相クロックという）を生成する多相クロック生
成手段と、受信信号の変化点をとらえて受信信号の位相
が現在抽出されているクロック位相よりも進んでいるか
否かを監視して位相進みを検出したら位相進み検出信号
を出力する位相検出手段と、この位相検出手段からの位
相進み検出信号を入力したら、前記多相クロックの内か
ら現在抽出されているクロックよりも１相分進んでいる
位相のクロックを新たな抽出クロックとして選択するよ
うにクロック選択指示信号を発するシフト制御手段と、
このクロック選択指示信号に従って、前記多相クロック
の内から現在抽出されているクロックよりも１相分進ん
でいる位相のクロックを新たな抽出クロックとして選択
するクロック選択手段とを備えたものである。

【００１８】また、第８の発明に係るＤＰＬＬ回路は、
位相検出手段は、受信信号の位相が現在抽出されている
クロック位相よりも進んでいるか否かのみを監視し、位
相進みを検出しない場合は何もしないものである。

【００１９】また、第９の発明に係るＤＰＬＬ回路は、
受信信号よりも低い周波数を持つ基準クロックを生成す
る基準クロック生成手段と、前記基準クロックを基に位
相が異なり基準クロックと同じ周期の複数のクロック
（以下多相クロックという）を生成する多相クロック生
成手段と、受信信号の変化点をとらえて受信信号の位相
が現在抽出されているクロック位相よりも進んでいるか
否かを監視して位相進みを検出したら位相進み検出信号
を出力する位相検出手段と、この位相検出手段からの位
相進み検出信号を入力したら、前記多相クロックの内か
ら現在抽出されているクロックよりも１相分進んでいる
位相のクロックを新たな抽出クロックとして選択するよ
うにクロック選択指示信号を発するとともに、予め設定
したシフト間隔が満了したときに前記位相検出手段から
の位相進み検出信号を入力したか否かを調べ、位相進み
検出信号を入力したら、前記のシフト間隔を短縮し、位
相進み検出信号を入力しなかったら、前記のシフト間隔
を伸長して新たなシフト間隔として生成するシフト制御
手段と、前記クロック選択指示信号に従って、前記多相
クロックの内から現在抽出されているクロックよりも１
相分進んでいる位相のクロックを新たな抽出クロックと
して選択するクロック選択手段と前記シフト制御手段か
らシフト間隔を入力して保存するシフト間隔保存手段と
を備えたものである。

【００２０】また、第１０の発明に係るＤＰＬＬ回路
は、シフト制御手段はシフト間隔保存手段からシフト間
隔を入力してこのシフト間隔を基にクロック選択信号を
クロック選択手段に出力するものである。

【００２１】また、第１１の発明に係るＤＰＬＬ回路
は、受信信号よりも低い周波数を持つ基準クロックを生
成する基準クロック生成手段と、前記基準クロックを基
に位相が異なり基準クロックと同じ周期の複数のクロッ
ク（以下多相クロックという）を生成する多相クロック
生成手段と、受信信号の変化点をとらえて受信信号の位
相が現在抽出されているクロック位相よりも進んでいる
か否かを監視して位相進みを検出したら位相進み検出信
号を出力する位相検出手段と、この位相検出手段からの
位相進み検出信号を入力したら、前記多相クロックの内
から現在抽出されているクロックよりも１相分進んでい
る位相のクロックを新たな抽出クロックとして選択する
ようにクロック選択指示信号を発するとともに、位相進
みを検出してから現在抽出されているクロックよりも１
相分進んでいる位相のクロックを新たな抽出クロックと
して選択した後に再度位相進みを検出するまでの時間を
新たなシフト間隔として生成するシフト制御手段と、前
記クロック選択指示信号に従って、前記多相クロックの
内から現在抽出されているクロックよりも１相分進んで
いる位相のクロックを新たな抽出クロックとして選択す
るクロック選択手段と、前記シフト制御手段から前記新
たなシフト間隔を入力し、このシフト間隔と前回までの
シフト間隔との平均をとって保存するシフト間隔平均化
手段とを備えたものである。

【００２２】また、第１２の発明に係るＤＰＬＬ回路
は、受信信号よりも低い周波数を持つ基準クロックを生
成する基準クロック生成手段と、前記基準クロックを基
に位相が異なり基準クロックと同じ周期の複数のクロッ
ク（以下多相クロックという）を生成する多相クロック
生成手段と、受信信号の変化点をとらえて受信信号の位
相が現在抽出されているクロック位相よりも進んでいる
か否かを監視して位相進みを検出したら位相進み検出信
号を出力する位相検出手段と、この位相検出手段からの
位相進み検出信号を入力したら、内蔵する記憶手段に位
相進み検出回数を記憶するとともに、前記多相クロック
の内から現在抽出されているクロックよりも１相分進ん
でいる位相のクロックを新たな抽出クロックとして選択
するようにクロック選択指示信号を発するとともに、予
め設定したシフト間隔が満了したときに前記記憶手段か
らの位相進み検出回数に応じて前記のシフト間隔を短縮
して新たなシフト間隔として生成するシフト制御手段
と、前記クロック選択指示信号に従って、前記多相クロ
ックの内から現在抽出されているクロックよりも１相分
進んでいる位相のクロックを新たな抽出クロックとして
選択するクロック選択手段と、前記シフト制御手段から
前記新たなシフト間隔を入力し、このシフト間隔と前回
までのシフト間隔との平均をとって保存するシフト間隔
平均化手段とを備えたものである。

【００２３】また、第１３の発明に係るＤＰＬＬ回路
は、受信信号よりも高い周波数を持つ基準クロックを生
成する基準クロック生成手段と、前記基準クロックを基
に多相クロックを生成する多相クロック生成手段と、受
信信号の変化点をとらえて受信信号の位相が現在抽出さ
れているクロック位相よりも遅れているか否かを監視し
て位相遅れを検出したら位相遅れ検出信号を出力する位
相検出手段と、この位相検出手段からの位相遅れ信号を
一定時間サンプリングし、所定の回数前記位相遅れ信号
を検出した場合に、位相遅れ信号のサンプリング結果を
出力するサンプリング手段と、このサンプリング手段か
らの位相遅れ信号のサンプリング結果を入力したら、前
記多相クロックの内から現在抽出されているクロックよ
りも１相分遅れている位相のクロックを新たな抽出クロ
ックとして選択するようにクロック選択指示信号を発す
るシフト制御手段と、このクロック選択指示信号に従っ
て、前記多相クロックの内から現在抽出されているクロ
ックよりも１相分遅れている位相のクロックを新たな抽
出クロックとして選択するクロック選択手段とを備えた
ものである。

【００２４】また、第１４の発明に係るＤＰＬＬ回路
は、受信信号よりも低い周波数を持つ基準クロックを生
成する基準クロック生成手段と、前記基準クロックを基
に多相クロックを生成する多相クロック生成手段と、受
信信号の変化点をとらえて受信信号の位相が現在抽出さ
れているクロック位相よりも進んでいるか否かを監視し
て位相進みを検出したら位相進み検出信号を出力する位
相検出手段と、この位相検出手段から出力された位相進
み信号を一定時間サンプリングし、所定の回数前記位相
進み信号を検出した場合に、位相進み信号のサンプリン
グ結果を出力するサンプリング手段と、このサンプリン
グ手段からの位相進み信号のサンプリング結果を入力し
たら、前記多相クロックの内から現在抽出されているク
ロックよりも１相分進んでいる位相のクロックを新たな
抽出クロックとして選択するようにクロック選択指示信
号を発するシフト制御手段と、このクロック選択指示信
号に従って、前記多相クロックの内から現在抽出されて
いるクロックよりも１相分進んでいる位相のクロックを
新たな抽出クロックとして選択するクロック選択手段と
を備えたものである。

【００２５】

【発明の実施の形態】実施の形態１．図１は、この発明
に係るＤＰＬＬ回路が適用されるシステムの構成例を示
す構成図である。図１において、１１は送信側の装置
Ａ、１２は受信側の装置Ｂである。次に、受信側装置Ｂ
１２の構成について説明する。１２１はＤＰＬＬ回
路、１２２はデータ識別回路である。

【００２６】次に、動作を説明する。送信側装置Ａ１
１から送信された転送データ信号は受信側装置Ｂ１２
に入力され、この転送データ信号をトリガとしてＤＰＬ
Ｌ回路１２１は抽出クロックを生成する。また、データ
識別部１２２はＤＰＬＬ回路１２１からの抽出クロック
に同期して転送データ信号から再生データを抽出する。

【００２７】また、図２はこの発明に係るＤＰＬＬ回路
の一実施の形態を示す構成図である。図２において、２
０１は伝送周波数ｆZよりも少し高い周波数ｆZ＋α（α
は偏差であり、α＞０）の基準クロックを発生する基準
クロック発生手段、２０２は基準クロックｆZ＋αに基
づいて位相が少しずつ異なる複数のクロックを生成する
多相クロック生成手段、２０３は受信信号の変化点をと
らえて位相を検出し、クロックの位相と比較して位相誤
差信号を出力する位相検出手段、２０４は位相検出手段
２０３からの位相誤差信号に基づいて位相のシフト制御
信号を出力するシフト制御手段、２０５は多相クロック
の内から受信信号の位相に最も近い位相を持つクロック
を選択するクロック選択制御手段である。

【００２８】次に、この発明に係るＤＰＬＬ回路の動作
を図２を用いて説明する。図２において、基準クロック
生成手段２０１は受信信号の周波数ｆZよりも少し高い
周波数ｆZ＋αの基準クロックを生成する。このαの値
は任意の正の値であり、特に制限はない。この基準クロ
ックは多相クロック生成手段２０２に入力される。多相
クロック生成手段２０２はこの基準クロックを複数個
（ここではＮ個とする）に分割して、位相が少しずつ異
なり（位相はクロック１周期分を１／Ｎずつずらしたも
のになる）周波数が同一（ｆZ＋α）の複数のクロック
を生成する。これらの多相化されたクロックはクロック
選択手段２０５に入力される。

【００２９】また、位相検出手段２０３は、受信信号を
入力し、この受信信号の変化点をとらえて位相を監視
し、位相を検出すると、前記多相化されたクロックの内
でクロック選択手段２０５によって現在選択されている
クロックの位相が受信信号のそれよりも進み始めたか否
かのみを監視する。なお、基準クロックの位相は受信信
号のそれよりも遅れているが、基準クロックの周波数は
受信信号のそれよりもα分高いので、基準クロックは受
信信号に対して常に位相進みの方にシフトする。監視の
結果、位相検出手段２０３は、現在選択されているクロ
ックの位相が受信信号のそれよりも進み始めたことを検
出すると、検出信号をシフト制御手段２０４に出力す
る。

【００３０】シフト制御手段２０４は、位相検出手段２
０３からの検出信号を入力すると、現在の基準クロック
よりも位相が１相分進んでいるクロックを新たな基準ク
ロックとして選択するようにクロック選択指示信号をク
ロック選択制御手段２０５に出力する。

【００３１】クロック選択制御手段２０５は、シフト制
御手段２０４からのクロック選択指示信号を入力する
と、このクロック選択指示信号に基づいて多相化された
クロックの内から、クロックの位相が現在の基準クロッ
クの位相よりも１相分遅れているクロックを選択する。
この結果、受信信号の位相に最も近い位相を持つクロッ
クが選択される。

【００３２】このように、この実施の形態によれば、抽
出クロックの生成のために、多相クロックを１相分のみ
遅らせる（ー１シフトする）ように制御すればよい。こ
のため、Ｎ相の多相クロックの制御において、最大１相
分の位相変動（ジッタ）が発生する。従来例では、最大
２相分の位相変動（ジッタ）が発生していたので、この
実施の形態によれば、ジッタを従来よりも半分に抑圧で
きることになる。

【００３３】即ち、この実施の形態によれば、多相クロ
ックの位相数を増加させることなくジッタを抑圧するこ
とにより、高精度なクロックを再生できるＤＰＬＬ回路
を実現できる。

【００３４】また、この実施の形態によれば、図３に示
すように、ＤＰＬＬ回路は受信クロックの監視タイミン
グが到来しても、受信信号の位相が現在抽出されている
クロックの位相よりも進んでいる間は、なんら制御をす
る必要がないので、制御が容易である。これにより、Ｄ
ＰＬＬ回路の回路規模を小さくできる。

【００３５】なお、この実施の形態では、１相分に相当
するクロックを遅らせたが、この１相分に限らず、ジッ
タの問題さえ小さければ２相分あるいはそれ以上遅らせ
てもよいことはいうまでもない。

【００３６】実施の形態２．図４はこの発明に係るＤＰ
ＬＬ回路の別の実施の形態を示す構成図である。図４に
おいて、図２と同符号のものは同一または相当部分を示
す。４０４は位相検出手段２０３からの位相遅れ検出信
号の有無により後述のシフト間隔を制御するシフト制御
手段、４０６は前回の基準クロックを選択した時から新
たな基準クロックを選択（シフト）する時までの時間
（以下シフト間隔という）を保存するシフト間隔保存手
段である。

【００３７】次に、動作を説明する。この実施の形態で
はシフト間隔毎に受信信号の位相遅れを監視する。ま
ず、基準クロックの周波数偏差を相殺するように、選択
クロックの位相を受信信号の位相よりも１相分遅らせる
シフト間隔を初期値として設定する。次に、この初期値
を基にシフト間隔毎に受信信号の位相遅れのみを監視
し、位相遅れが検出されたらシフト間隔を短縮し、位相
遅れが検出されなかったらシフト間隔を長くする。

【００３８】次に、この発明に係るＤＰＬＬ回路の動作
を図４を用いて具体的に説明する。図４において、基準
クロック発生手段２０１は受信信号の周波数ｆzよりも
少し高い周波数ｆz＋αの基準クロックを生成する。こ
の周波数偏差αの値は任意の正の値であり、特に制限は
ない。この基準クロックは多相クロック生成手段２０２
に入力される。多相クロック生成手段２０２はこの基準
クロックを複数個（ここではＮ個とする）に分割して、
位相が少しずつ異なり（位相はクロック１周期分を１／
Ｎずつずらしたものになる）周波数が同一（ｆz＋α）
の複数のクロックを生成する。これらの多相化されたク
ロックはクロック選択制御手段２０５に入力される。

【００３９】また、位相検出手段２０３は、同時に受信
信号が現在選択されているクロックより遅れ始めたか否
かのみを監視する。受信信号の周波数ｆzよりも現在選
択されている抽出クロックの周波数ｆz＋αの方が周波
数が高いので位相の進み方が速い。従って、初期設定で
抽出クロックの位相を１相分遅らせても、暫くすると必
ず抽出クロックの位相が受信信号の位相に追いつき、さ
らに追い越してしまう。位相検出手段２０３は、受信信
号の位相が現在選択されているクロックより遅れ始めた
ことを検出すると、位相遅れ検出信号を保持してシフト
制御手段４０４に出力する。

【００４０】シフト制御手段４０４は、シフト間隔の満
了を検出すると、位相検出手段６０３から位相遅れ検出
信号が入力されているか否かを調べる。位相遅れ検出信
号が入力されている場合、現在選択されている抽出クロ
ックよりも位相が１相分遅れているクロックを新たな抽
出クロックとして選択するようにクロック選択指示信号
をクロック選択制御手段２０５に出力する。

【００４１】クロック選択制御手段２０５は、シフト制
御手段４０４からのクロック選択指示信号を入力する
と、このクロック選択指示信号に基づいて多相化された
クロックの内からクロックの位相が現在の基準クロック
よりも位相が１相分遅れているクロックを選択する。

【００４２】この結果、受信信号の位相に最も近い位相
を持つ抽出クロックが選択される。

【００４３】また、シフト制御手段４０４は、シフト間
隔の満了を検出すると、位相検出手段２０３から位相遅
れ検出信号が入力されているか否かを調べる。位相遅れ
検出信号が入力されている場合、受信信号の位相が抽出
クロックの位相よりも遅れていることを意味するので、
シフト制御手段４０４はシフト間隔を短縮する。

【００４４】また、位相遅れ検出信号が入力されなかっ
た場合、まだ受信信号の位相が抽出クロックの位相より
も進んでいることを意味するので、シフト制御手段４０
４はシフト間隔を伸長する。シフト制御手段４０４は以
上のみを行い、クロック選択指示信号をクロック選択制
御手段２０５に出力することはない。

【００４５】シフト間隔保存手段４０６は、シフト制御
手段４０４からシフト間隔を入力して保存する。このシ
フト間隔を保存することにより、データ信号が間欠的に
伝送されるバースト信号を受信した場合、このデータが
受信されない区間に対してもこのシフト間隔に基づいて
抽出クロックの生成が問題なく行われる。

【００４６】このように、この実施の形態によれば、抽
出クロックの生成のために、多相クロックを１相分のみ
遅らせる（−１シフトする）よう制御すればよい。この
ため、Ｎ相の多相クロックの制御において、最大１相分
の位相変動（ジッタ）が発生する。従来例では、最大２
相分の位相変動（ジッタ）が発生していたので、この実
施の形態によれば、ジッタを従来よりも半分に抑圧でき
ることとなる。

【００４７】即ち、この実施の形態によれば、多相クロ
ックの位相数を増加させることなくジッタを抑圧するこ
とにより、高精度なクロックを再生できるＤＰＬＬ回路
を実現できる。

【００４８】また、この実施の形態によれば、ＤＰＬＬ
回路は受信クロックの監視タイミングが到来しても、基
準クロックの位相が受信信号の位相よりも遅れている間
は、なんら制御をする必要がないので、制御が容易であ
る。これにより、ＤＰＬＬ回路の回路規模を小さくでき
る。

【００４９】また、実施の形態１によれば、受信信号の
周期毎に位相シフト制御を行っていたため、受信信号の
変動の影響を受け易かったが、この実施の形態によれ
ば、受信信号の周期の数十倍〜数百倍も長いシフト間隔
毎に位相シフト制御を行うので、受信信号の位相変動の
影響を受けにくくなる、このため、抽出クロックの周波
数精度が向上する。

【００５０】実施の形態３．図５はこの発明に係るＤＰ
ＬＬ回路の別の実施の形態を示す構成図である。図５に
おいて、図２と同符号のものは同一または相当部分を示
す。５０４は位相遅れ検出信号の発生回数に応じてシフ
ト間隔を制御するシフト制御手段、５０６はシフト間隔
を平均化して保存するシフト間隔平均化手段である。な
お、シフト間隔を平均化するとは、シフト間隔満了時
に、今回のシフト間隔と前回までのシフト間隔とを累積
して平均をとり、新たなシフト間隔とすることである。

【００５１】次に、動作を説明する。この実施の形態で
は、シフト間隔毎に受信信号の位相遅れを監視する。ま
ず、基準クロックの周波数偏差を相殺するように、選択
クロックの位相を１相分遅らせるシフト間隔を初期値と
して設定する。次に、この初期値を基にシフト間隔ごと
に受信信号の位相遅れのみを監視し位相遅れが検出され
たらシフト間隔を短くし、位相遅れが検出されなかった
らシフト間隔を長くする。

【００５２】次に、この発明に係るＤＰＬＬ回路の動作
を図５を用いて具体的に説明する。図５において、基準
クロック発生手段２０１は受信信号の周波数ｆzよりも
少し高い周波数ｆz＋αの基準クロックを生成する。こ
の周波数偏差αの値は任意の正の値であり、特に制限は
ない。この基準クロックは多相クロック生成手段２０２
に入力される。多相クロック生成手段２０２はこの基準
クロックを複数個（ここではＮ個とする）に分割して、
位相が少しずつ異なり（位相はクロック１周期分を１／
Ｎずつずらしたものになる）周波数が同一（ｆz＋α）
の複数のクロックを生成する。これらの多相化されたク
ロックはクロック選択制御手段２０５に入力される。

【００５３】また、位相検出手段２０３は、同時に受信
信号が現在選択されているクロックより遅れ始めたか否
かのみを監視する。受信信号の周波数ｆzよりも抽出ク
ロックの周波数ｆz＋αの方が周波数が高いので位相の
進み方が速い。従って、初期設定で抽出クロックの位相
を１相分遅らせても、暫くすると必ず抽出クロックの位
相が受信信号の位相に追いつき、さらに追い越してしま
う。位相検出手段２０３は、受信信号の位相が現在選択
されているクロックより遅れ始めたことを検出すると、
位相遅れ検出信号を保持してシフト制御手段５０４に出
力する。

【００５４】シフト制御手段５０４は位相遅れ検出信号
を入力すると、検出信号の回数を記憶するカウンタ（図
示せず）を１つカウントアップし、このカウンタの値に
応じて抽出クロックよりも位相がＮ（Ｎは自然数）相分
遅れているクロックを新たな抽出クロックとして選択す
るようにクロック選択指示信号をクロック選択制御手段
２０５に出力する。Ｎの値はカウンタの値によって決ま
る。

【００５５】また、上記のカウンタの値に応じて、シフ
ト間隔の伸長量または短縮量を変化させてもよい。

【００５６】クロック選択制御手段２０５は、シフト制
御手段５０４からのクロック選択指示信号を入力する
と、このクロック選択指示信号に基づいて多相化された
クロックの内から現在の基準クロックよりも位相がＮ相
分遅れているクロックを選択する。

【００５７】この結果、受信信号の位相に最も近い位相
を持つ抽出クロックが選択される。

【００５８】また、シフト制御手段５０４は、シフト間
隔の満了を検出すると、上記の検出位相遅れカウンタの
カウント値に基づいて位相遅れ検出信号が何回入力され
たかを調べる。次に、前回シフト間隔として設定した値
から位相遅れ検出信号の回数に対応するクロック数分差
し引いた結果を新たなシフト間隔としてシフト間隔カウ
ンタに設定する。

【００５９】また、位相遅れ検出信号が入力されなかっ
た場合、まだ受信信号の位相が抽出クロックの位相より
も進んでいることを意味するので、シフト制御手段５０
４は前回のカウント値にクロック１相分に相当する値を
加えた結果を新たなシフト間隔としてカウンタに設定す
る。シフト制御手段５０４は以上のみを行い、クロック
選択指示信号をクロック選択制御手段２０５に出力する
ことはない。

【００６０】シフト間隔平均化手段４０６は、シフト制
御手段５０４から前回までのシフト間隔の平均値を保存
しており、シフト間隔満了時にこの前回までの平均値に
前回までの回数を掛け算して前回までのシフト間隔の累
積値を作り、この累積値に新たなシフト間隔とを加えた
上で、平均をとり保存する。このシフト間隔の平均値を
とることにより、位相検出結果を積分することになり、
実施の形態２よりも受信信号の位相変動の影響をより受
けにくくなるので、抽出クロックの周波数精度が向上す
る。

【００６１】また、このシフト間隔を保存することによ
り、データ信号が間欠的に伝送されるバースト信号を受
信した場合に、このデータが受信されない区間に対して
もこのカウント値に相当するシフト間隔に基づいて抽出
クロックの生成が問題なく行われる。

【００６２】このように、この実施の形態によれば、抽
出クロックの生成のために、多相クロックを１相分のみ
遅らせる（−１シフトする）ように制御すればよい。こ
のため、Ｎ相の多相クロックの制御において、最大１相
分の位相変動（ジッタ）が発生する。従来例では、最大
２相分の位相変動（ジッタ）が発生していたので、この
実施の形態によれば、ジッタを従来よりも半分に抑圧で
きることとなる。

【００６３】即ち、この実施の形態によれば、多相クロ
ックの位相数を増加させることなくジッタを抑圧するこ
とにより、高精度なクロックを再生できるＤＰＬＬ回路
を実現できる。

【００６４】また、この実施の形態によれば、ＤＰＬＬ
回路は受信クロックの監視タイミングが到来しても、基
準クロックの位相が受信信号の位相よりも遅れている間
は、なんら制御をする必要がないので、制御が容易であ
る。これにより、ＤＰＬＬ回路の回路規模を小さくでき
る。

【００６５】また、この実施の形態によれば、シフト制
御手段は、位相遅れの検出回数に対応する位相数分遅れ
たクロックを選択したり、位相遅れの検出回数に対応し
てシフト間隔を短縮したりするので追従が速くなるとい
う効果を奏する。

【００６６】なお、この実施の形態では、シフト制御手
段に位相遅れ検出カウンタを設け、このカウンタのカウ
ント値に応じてシフト間隔を制御したが、実施の形態２
と同様に位相遅れ検出カウンタを設けなくてもよいのは
いうまでもない。この場合、受信信号の位相への追従速
度は当然遅くなる。

【００６７】実施の形態４．図６はこの発明に係るＤＰ
ＬＬ回路の別の実施の形態を示す構成図である。図６に
おいて、６０１は伝送周波数ｆZよりも少し低い周波数
ｆZーα（αは偏差であり、α＞０）の基準クロックを
発生する基準クロック発生手段、６０２は基準クロック
ｆZーαに基づいて位相が少しずつ異なる複数のクロッ
クを生成する多相クロック生成手段、６０３は受信信号
の変化点をとらえて位相を検出し、クロックの位相と比
較して位相誤差信号を出力する位相検出手段、６０４は
位相検出手段６０３からの位相誤差信号に基づいて位相
のシフト制御信号を出力するシフト制御手段、６０５は
多相クロックの内から受信信号の位相に最も近い位相を
持つクロックを選択するクロック選択制御手段である。

【００６８】次に、この発明に係るＤＰＬＬ回路の動作
を図６を用いて説明する。図６において、基準クロック
生成手段６０１は受信信号の周波数ｆZよりも少し低い
周波数ｆZーαの基準クロックを生成する。このαの値
は任意の正の値であり、特に制限はない。この基準クロ
ックは多相クロック生成手段６０２に入力される。多相
クロック生成手段６０２はこの基準クロックを複数個
（ここではＮ個とする）に分割して、位相が少しずつ異
なり（位相はクロック１周期分を１／Ｎずつずらしたも
のになる）周波数が同一（ｆZーα）の複数のクロック
を生成する。これらの多相化されたクロックはクロック
選択手段６０５に入力される。

【００６９】また、位相検出手段６０３は、受信信号を
入力し、この受信信号の変化点をとらえて位相を監視
し、位相を検出すると、前記多相化されたクロックの内
でクロック選択手段６０５によって現在選択されている
クロックの位相が受信信号のそれよりも遅れ始めたか否
かのみを監視する。なお、基準クロックの位相は受信信
号のそれよりも進んでいるが、基準クロックの周波数は
受信信号のそれよりもα分低いので、基準クロックは受
信信号に対して常に位相遅れの方にシフトする。監視の
結果、位相検出手段６０３は、現在選択されているクロ
ックの位相が受信信号のそれよりも遅れ始めたことを検
出すると、検出信号をシフト制御手段６０４に出力す
る。

【００７０】シフト制御手段６０４は、位相検出手段６
０３からの検出信号を入力すると、現在の基準クロック
よりも位相が１相分遅れているクロックを新たな基準ク
ロックとして選択するようにクロック選択指示信号をク
ロック選択制御手段６０５に出力する。

【００７１】クロック選択制御手段６０５は、シフト制
御手段６０４からのクロック選択指示信号を入力する
と、このクロック選択指示信号に基づいて多相化された
クロックの内から、クロックの位相が現在の基準クロッ
クの位相よりも１相分進んでいるクロックを選択する。
この結果、受信信号の位相に最も近い位相を持つクロッ
クが選択される。

【００７２】このように、この実施の形態によれば、抽
出クロックの生成のために、多相クロックを１相分のみ
進ませる（＋１シフトする）ように制御すればよい。こ
のため、Ｎ相の多相クロックの制御において、最大１相
分の位相変動（ジッタ）が発生する。従来例では、最大
２相分の位相変動（ジッタ）が発生していたので、この
実施の形態によれば、ジッタを従来よりも半分に抑圧で
きることになる。

【００７３】即ち、この実施の形態によれば、多相クロ
ックの位相数を増加させることなくジッタを抑圧するこ
とにより、高精度なクロックを再生できるＤＰＬＬ回路
を実現できる。

【００７４】また、この実施の形態によれば、図７に示
すように、ＤＰＬＬ回路は受信クロックの監視タイミン
グが到来しても、受信信号の位相が現在抽出されている
クロックの位相よりも遅れている間は、なんら制御をす
る必要がないので、制御が容易である。これにより、Ｄ
ＰＬＬ回路の回路規模を小さくできる。

【００７５】なお、この実施の形態では、１相分に相当
するクロックを進ませたが、この１相分に限らず、ジッ
タの問題さえ小さければ２相分あるいはそれ以上進ませ
てもよいことはいうまでもない。

【００７６】実施の形態５．図８はこの発明に係るＤＰ
ＬＬ回路の別の実施の形態を示す構成図である。図８に
おいて、図６と同符号のものは同一または相当部分を示
す。８０４は位相検出手段６０３からの位相進み検出信
号の有無により後述のシフト間隔を制御するシフト制御
手段、８０６はシフト間隔を保存するシフト間隔保存手
段である。

【００７７】次に、動作を説明する。この実施の形態で
はシフト間隔毎に受信信号の位相進みを監視する。ま
ず、基準クロックの周波数偏差を相殺するように、選択
クロックの位相を受信信号の位相よりも１相分進ませる
シフト間隔を初期値として設定する。次に、この初期値
を基にシフト間隔毎に受信信号の位相進みのみを監視
し、位相進みが検出されたらシフト間隔を長くし、位相
遅れが検出されなかったらシフト間隔を短くする。

【００７８】次に、この発明に係るＤＰＬＬ回路の動作
を図８を用いて具体的に説明する。図８において、基準
クロック発生手段６０１は受信信号の周波数ｆzよりも
少し低い周波数ｆzーαの基準クロックを生成する。こ
の周波数偏差αの値は任意の正の値であり、特に制限は
ない。この基準クロックは多相クロック生成手段６０２
に入力される。多相クロック生成手段６０２はこの基準
クロックを複数個（ここではＮ個とする）に分割して、
位相が少しずつ異なり（位相はクロック１周期分を１／
Ｎずつずらしたものになる）周波数が同一（ｆzーα）
の複数のクロックを生成する。これらの多相化されたク
ロックはクロック選択制御手段６０５に入力される。

【００７９】また、位相検出手段６０３は、同時に受信
信号が現在選択されているクロックより進み始めたか否
かのみを監視する。受信信号の周波数ｆzよりも現在選
択されている抽出クロックの周波数ｆzーαの方が周波
数が低いので位相の進み方が遅い。従って、初期設定で
抽出クロックの位相を１相分進ませても、暫くすると必
ず受信信号の位相が抽出クロックの位相に追いつき、さ
らに追い越してしまう。位相検出手段２０３は、受信信
号の位相が現在選択されているクロックより進み始めた
ことを検出すると、位相進み検出信号を保持してシフト
制御手段４０４に出力する。

【００８０】シフト制御手段８０４はシフト間隔の満了
を検出すると、位相検出手段６０３から位相遅れ検出信
号が入力されているか否かを調べる。位相遅れ検出信号
が入力されている場合、現在選択されている抽出クロッ
クよりも位相が１相分進んでいるクロックを新たな抽出
クロックとして選択するようにクロック選択指示信号を
クロック選択制御手段６０５に出力する。

【００８１】クロック選択制御手段６０５は、シフト制
御手段８０４からのクロック選択指示信号を入力する
と、このクロック選択指示信号に基づいて多相化された
クロックの内からクロックの位相が現在の基準クロック
よりも位相が１相分進んでいるクロックを選択する。

【００８２】この結果、受信信号の位相に最も近い位相
を持つ抽出クロックが選択される。

【００８３】また、シフト制御手段８０４は、シフト間
隔の満了を検出すると、位相検出手段６０３から位相進
み検出信号が入力されているか否かを調べる。位相進み
検出信号が入力されている場合、受信信号の位相が抽出
クロックの位相よりも進んでいることを意味するので、
シフト制御手段８０４はシフト間隔を伸長する。

【００８４】また、位相進み検出信号が入力されなかっ
た場合、まだ受信信号の位相が抽出クロックの位相より
も遅れていることを意味するので、シフト制御手段８０
４はシフト間隔を短縮する。シフト制御手段８０４は以
上のみを行い、クロック選択指示信号をクロック選択制
御手段６０５に出力することはない。

【００８５】シフト間隔保存手段８０６は、シフト制御
手段８０４からシフト間隔を入力して保存する。このシ
フト間隔を保存することにより、データ信号が間欠的に
伝送されるバースト信号を受信した場合、このデータが
受信されない区間に対してもこのシフト間隔に基づいて
抽出クロックの生成が問題なく行われる。

【００８６】このように、この実施の形態によれば、抽
出クロックの生成のために、多相クロックを１相分のみ
進ませる（＋１シフトする）よう制御すればよい。この
ため、Ｎ相の多相クロックの制御において、最大１相分
の位相変動（ジッタ）が発生する。従来例では、最大２
相分の位相変動（ジッタ）が発生していたので、この実
施の形態によれば、ジッタを従来よりも半分に抑圧でき
ることとなる。

【００８７】即ち、この実施の形態によれば、多相クロ
ックの位相数を増加させることなくジッタを抑圧するこ
とにより、高精度なクロックを再生できるＤＰＬＬ回路
を実現できる。

【００８８】また、この実施の形態によれば、ＤＰＬＬ
回路は受信クロックの監視タイミングが到来しても、基
準クロックの位相が受信信号の位相よりも進んでいる間
は、なんら制御をする必要がないので、制御が容易であ
る。これにより、ＤＰＬＬ回路の回路規模を小さくでき
る。

【００８９】また、実施の形態４によれば、受信信号の
周期毎に位相シフト制御を行っていたため、受信信号の
変動の影響を受け易かったが、この実施の形態によれ
ば、受信信号の周期の数十倍〜数百倍も長いシフト間隔
毎に位相シフト制御を行うので、受信信号の位相変動の
影響を受けにくくなる、このため、抽出クロックの周波
数精度が向上する。

【００９０】実施の形態６．図９はこの発明に係るＤＰ
ＬＬ回路の別の実施の形態を示す構成図である。図９に
おいて、図６と同符号のものは同一または相当部分を示
す。９０４は位相進み検出信号の発生回数に応じてシフ
ト間隔を制御するシフト制御手段、９０６はシフト間隔
を平均化して保存するシフト間隔平均化手段である。

【００９１】次に、動作を説明する。この実施の形態で
は、シフト間隔毎に受信信号の位相進みを監視する。ま
ず、基準クロックの周波数偏差を相殺するように、選択
クロックの位相を１相分進ませるシフト間隔を初期値と
して設定する。次に、この初期値を基にシフト間隔ごと
に受信信号の位相進みのみを監視し位相進みが検出され
たらシフト間隔を長くし、位相進みが検出されなかった
らシフト間隔を短くする。

【００９２】次に、この発明に係るＤＰＬＬ回路の動作
を図９を用いて具体的に説明する。図９において、基準
クロック発生手段６０１は受信信号の周波数ｆzよりも
少し低い周波数ｆzーαの基準クロックを生成する。こ
の周波数偏差αの値は任意の正の値であり、特に制限は
ない。この基準クロックは多相クロック生成手段６０２
に入力される。多相クロック生成手段６０２はこの基準
クロックを複数個（ここではＮ個とする）に分割して、
位相が少しずつ異なり（位相はクロック１周期分を１／
Ｎずつずらしたものになる）周波数が同一（ｆzーα）
の複数のクロックを生成する。これらの多相化されたク
ロックはクロック選択制御手段６０５に入力される。

【００９３】また、位相検出手段６０３は、同時に受信
信号が現在選択されているクロックより進み始めたか否
かのみを監視する。受信信号の周波数ｆzよりも抽出ク
ロックの周波数ｆzーαの方が周波数が低いので位相の
進み方が遅い。従って、初期設定で抽出クロックの位相
を１相分進ませても、暫くすると必ず抽出クロックの位
相が受信信号の位相に追いつき、さらに追い越してしま
う。位相検出手段６０３は、受信信号の位相が現在選択
されているクロックより進み始めたことを検出すると、
位相進み検出信号を保持してシフト制御手段９０４に出
力する。

【００９４】シフト制御手段９０４は位相進み検出信号
を入力すると、検出信号の回数を記憶するカウンタ（図
示せず）を１つカウントアップし、このカウンタの値に
応じて抽出クロックよりも位相がＮ（Ｎは自然数）相分
進んでいるクロックを新たな抽出クロックとして選択す
るようにクロック選択指示信号をクロック選択制御手段
２０５に出力する。Ｎの値はカウンタの値によって決ま
る。

【００９５】また、上記のカウンタの値に応じて、シフ
ト間隔の伸長量または短縮量を変化させてもよい。

【００９６】クロック選択制御手段２６０５は、シフト
制御手段９０４からのクロック選択指示信号を入力する
と、このクロック選択指示信号に基づいて多相化された
クロックの内から現在の基準クロックよりも位相がＮ相
分進んでいるクロックを選択する。

【００９７】この結果、受信信号の位相に最も近い位相
を持つ抽出クロックが選択される。

【００９８】また、シフト制御手段９０４は、シフト間
隔の満了を検出すると、上記の検出位相遅れカウンタの
カウント値に基づいて位相進み検出信号が何回入力され
たかを調べる。次に、前回シフト間隔として設定した値
に位相進み検出信号の回数に対応するクロック数分を加
えた結果を新たなシフト間隔としてシフト間隔カウンタ
に設定する。

【００９９】また、位相進み検出信号が入力されなかっ
た場合、まだ受信信号の位相が抽出クロックの位相より
も遅れていることを意味するので、シフト制御手段９０
４は前回のカウント値からクロック１相分に相当する値
を差し引いた結果を新たなシフト間隔としてカウンタに
設定する。シフト制御手段９０４は以上のみを行い、ク
ロック選択指示信号をクロック選択制御手段６０５に出
力することはない。

【０１００】シフト間隔平均化手段９０６は、シフト制
御手段９０４から前回までのシフト間隔の平均値をカウ
ンタに保存しており、シフト間隔満了時にこの前回まで
の平均値に前回までの回数を掛け算して前回までのシフ
ト間隔の累積値を作り、この累積値に新たなシフト間隔
とを加えた上で、平均をとりカウンタに保存する。この
シフト間隔の平均値をとることにより、位相検出結果を
積分することになり、実施の形態５よりも受信信号の位
相変動の影響をより受けにくくなるので、抽出クロック
の周波数精度が向上する。

【０１０１】また、このシフト間隔を保存することによ
り、データ信号が間欠的に伝送されるバースト信号を受
信した場合に、このデータが受信されない区間に対して
もこのカウント値に相当するシフト間隔に基づいて抽出
クロックの生成が問題なく行われる。

【０１０２】このように、この実施の形態によれば、抽
出クロックの生成のために、多相クロックを１相分のみ
進ませる（＋１シフトする）ように制御すればよい。こ
のため、Ｎ相の多相クロックの制御において、最大１相
分の位相変動（ジッタ）が発生する。従来例では、最大
２相分の位相変動（ジッタ）が発生していたので、この
実施の形態によれば、ジッタを従来よりも半分に抑圧で
きることとなる。

【０１０３】即ち、この実施の形態によれば、多相クロ
ックの位相数を増加させることなくジッタを抑圧するこ
とにより、高精度なクロックを再生できるＤＰＬＬ回路
を実現できる。

【０１０４】また、この実施の形態によれば、ＤＰＬＬ
回路は受信クロックの監視タイミングが到来しても、基
準クロックの位相が受信信号の位相よりも遅れている間
は、なんら制御をする必要がないので、制御が容易であ
る。これにより、ＤＰＬＬ回路の回路規模を小さくでき
る。

【０１０５】また、この実施の形態によれば、シフト制
御手段は、位相進みの検出回数に対応する位相数分進ん
だクロックを選択したり、位相進みの検出回数に対応し
てシフト間隔を伸長したりするので追従が速くなるとい
う効果を奏する。

【０１０６】なお、この実施の形態では、シフト制御手
段に位相進み検出カウンタを設け、このカウンタのカウ
ント値に応じてシフト間隔を制御したが、実施の形態５
と同様に位相進み検出カウンタを設けなくてもよいのは
いうまでもない。この場合、受信信号の位相への追従速
度は当然遅くなる。

【０１０７】実施の形態７．図１０は、この発明に係る
ＤＰＬＬ回路の別の実施の形態を示す構成図である。図
１０において、図２と同符号のものは同一または相当部
分を示す。１２０１は位相検出手段２０３からの位相遅
れの有無を一定時間サンプリングし、位相遅れ信号を所
定の回数（少なくとも１回）検出した場合に、シフト制
御手段１２０４に位相遅れ信号のサンプリング結果を出
力するサンプリング手段である。なお、所定の回数検出
する技術については、基準値との比較をとることにより
実現でき、この技術は公知である。

【０１０８】次に、動作を説明する。この実施の形態で
は、位相検出結果を一定時間サンプリングし、位相遅れ
が所定の回数（少なくとも１回）検出された場合にシフ
ト動作を行う。次に、この発明に係るＤＰＬＬ回路の動
作を図１０を用いて説明する。図１０において、基準ク
ロック生成手段２０１及び位相検出手段２０３の動作は
実施の形態１と同様であるため、説明を省略する。

【０１０９】サンプリング手段１２０１は、位相検出手
段２０３からの検出信号を入力すると、位相遅れ信号の
回数を一定時間サンプリングし、位相遅れ信号を所定の
回数（少なくとも１回）検出すると、サンプリング後の
検出信号をシフト制御手段１２０４に出力する。

【０１１０】シフト制御手段１２０４以降の動作は実施
の形態１と同様であるため、説明を省略する。

【０１１１】実施の形態１では、受信信号の周期毎に位
相シフト制御を行っていたため、受信信号の変動の影響
を受けやすかった。しかし、この実施の形態によれば、
受信信号に対して一定期間のサンプリングを行うので、
受信信号の位相変動の影響を受け難くなる。このため、
抽出クロックの周波数精度が向上する。

【０１１２】実施の形態８．図１１は、この発明に係る
ＤＰＬＬ回路の別の実施の形態を示す構成図である。図
１１において、図４と同符号のものは同一または相当部
分を示す。１３０１は位相検出手段６０３からの位相進
みの有無を一定時間サンプリングし、位相進み信号を所
定の回数（少なくとも１回）検出した場合に、シフト制
御手段１３０４に位相進み信号のサンプリング結果を出
力するサンプリング手段である。

【０１１３】次に、動作を説明する。この実施の形態で
は、位相検出結果を一定時間サンプリングし、位相進み
が所定の回数（少なくとも１回）検出された場合にシフ
ト動作を行う。次に、この発明に係るＤＰＬＬ回路の動
作を図１１を用いて説明する。図１１において、基準ク
ロック生成手段６０１及び位相検出手段６０３の動作は
実施の形態４と同様であるため、説明を省略する。

【０１１４】サンプリング手段１３０１は、位相検出手
段６０３からの検出信号を入力すると、位相遅れ信号の
回数を一定時間サンプリングし、位相遅れ信号を少なく
とも１回検出すると、サンプリング後の検出信号をシフ
ト制御手段１３０４に出力する。

【０１１５】シフト制御手段以降の動作は実施の形態４
と同様であるため、説明を省略する。

【０１１６】実施の形態４では、受信信号の周期毎に位
相シフト制御を行っていたため、受信信号の変動の影響
を受けやすかった。しかし、この実施の形態によれば、
受信信号に対して一定期間のサンプリングを行うので、
受信信号の位相変動の影響を受け難くなる。このため、
抽出クロックの周波数精度が向上する。

【０１１７】

【発明の効果】第１の発明によれば、受信信号よりも高
い周波数の基準クロックを基に多相クロックを生成し
受信信号の位相が現在抽出されているクロックの位相よ
り遅れているときのみ現在のクロックよりも１相分遅れ
ているクロックを新たな抽出クロックとして前記多相ク
ロックの内から選択するので、ジッタは最大１相分で済
み、従来よりもジッタを抑圧できるので、高精度なクロ
ックを再生できるＤＰＬＬ回路を実現できるという効果
を奏する。

【０１１８】また、第２の発明によれば、ＤＰＬＬ回路
は受信クロックの監視タイミングが到来しても、基準ク
ロックの位相が受信信号の位相よりも遅れている間は、
なんら制御をする必要がないので、制御が容易であり、
ＤＰＬＬ回路の回路規模を小さくできるという効果を奏
する。

【０１１９】また、第３の発明によれば、位相遅れ検出
時にシフト間隔を短縮するので、精度が向上するという
効果を奏する。

【０１２０】また、第４の発明によれば、シフト間隔保
存手段は、シフト間隔の時間を保存するので、データ信
号が間欠的に伝送されるバースト信号を受信した場合で
も、このデータが受信されない区間に対してもこのカウ
ント値に相当するシフト間隔に基づいて基準クロックの
抽出が問題なく行われるという効果を奏する。

【０１２１】また、第５の発明によれば、シフト間隔平
均化手段はシフト間隔の平均値をとることにより、位相
検出結果を積分することになるため、受信信号の位相変
動の影響をより受けにくくなり、抽出クロックの周波数
精度が向上するという効果を奏する。

【０１２２】また、第６の発明によれば、シフト制御手
段は、位相遅れの検出回数に対応する位相数分遅れたク
ロックを選択したり、位相遅れの検出回数に対応してシ
フト間隔を短縮したりするので追従が速くなるという効
果を奏する。

【０１２３】また、第７の発明によれば、受信信号より
も低い周波数の基準クロックを基に多相クロックを生成
し受信信号の位相が現在抽出されているクロックの位
相より進んでいるときのみ現在のクロックよりも１相分
進んでいるクロックを新たな抽出クロックとして前記多
相クロックの内から選択するので、ジッタは最大１相分
で済み、従来よりもジッタを抑圧できるので、高精度な
クロックを再生できるＤＰＬＬ回路を実現できるという
効果を奏する。

【０１２４】また、第８の発明によれば、ＤＰＬＬ回路
は受信クロックの監視タイミングが到来しても、基準ク
ロックの位相が受信信号の位相よりも進んでいる間は、
なんら制御をする必要がないので、制御が容易であり、
ＤＰＬＬ回路の回路規模を小さくできるという効果を奏
する。

【０１２５】また、第９の発明によれば、位相進み出時
にシフト間隔を伸長するので、精度が向上するという効
果を奏する。

【０１２６】また、第１０の発明によれば、シフト間隔
保存手段は、シフト間隔の時間を保存するので、データ
信号が間欠的に伝送されるバースト信号を受信した場合
でも、このデータが受信されない区間に対してもこのカ
ウント値に相当するシフト間隔に基づいて抽出クロック
の生成が問題なく行われるという効果を奏する。

【０１２７】また、第１１の発明によれば、シフト間隔
平均化手段はシフト間隔の平均値をとることにより、位
相検出結果を積分することになるため、受信信号の位相
変動の影響をより受けにくくなり、抽出クロックの周波
数精度が向上するという効果を奏する。

【０１２８】また、第１２の発明によれば、シフト制御
手段は、位相進みの検出回数に対応する位相数分進んだ
クロックを選択したり、位相進みの検出回数に対応して
シフト間隔を伸長したりするので追従が速くなるという
効果を奏する。

【０１２９】また、第１３の発明によれば、サンプリン
グ手段は、位相遅れ信号を一定時間サンプリングするの
で、抽出クロックの周波数精度が向上するという効果を
奏する。

【０１３０】また、第１４の発明によれば、サンプリン
グ手段は、位相進み信号を一定時間サンプリングするの
で、抽出クロックの周波数精度が向上するという効果を
奏する。

【図面の簡単な説明】

【図１】この発明に係るＤＰＬＬ回路が適用されるシ
ステムの構成例を示す構成図である。

【図２】この発明に係るＤＰＬＬ回路の一実施の形態
を示す構成図である。

【図３】受信クロックの監視タイミングと、その時の
実施の形態１におけるＤＰＬＬ回路による基準クロック
の位相制御の動作を示す説明図である。

【図４】この発明に係るＤＰＬＬ回路の別の実施の形
態を示す構成図である。

【図５】この発明に係るＤＰＬＬ回路の別の実施の形
態を示す構成図である。

【図６】この発明に係るＤＰＬＬ回路の別の実施の形
態を示す構成図である。

【図７】受信クロックの監視タイミングと、その時の
実施の形態４におけるＤＰＬＬ回路による基準クロック
の位相制御の動作を示す説明図である。

【図８】この発明に係るＤＰＬＬ回路の別の実施の形
態を示す構成図である。

【図９】この発明に係るＤＰＬＬ回路の別の実施の形
態を示す構成図である。

【図１０】この発明に係るＤＰＬＬ回路の別の実施の
形態を示す構成図である。

【図１１】この発明に係るＤＰＬＬ回路の別の実施の
形態を示す構成図である。

【図１２】従来のＤＰＬＬ回路の構成図である。

【図１３】受信クロックの監視タイミングと、図１２
に示す従来のＤＰＬＬ回路による基準クロックの位相制
御の動作を示す説明図である。

【符号の説明】

１１送信側装置Ａ１２受信側装置Ｂ１２１ＤＰＬＬ回路１２２データ識別手段２０１基準クロック２０２多相クロック生成手段２０３位相検出手段２０４シフト制御手段２０５クロック選択手段４０４シフト制御手段４０６シフト間隔保存手段５０４シフト制御手段５０６シフト間隔平均化手段。６０１基準クロック６０２多相クロック生成手段６０３位相検出手段６０４シフト制御手段６０５クロック選択手段８０６シフト間隔保存手段９０６シフト間隔平均化手段１２０１サンプリング手段１２０４シフト制御手段１３０１サンプリング手段１３０４シフト制御手段

Claims

【特許請求の範囲】

【請求項１】受信信号よりも高い周波数を持つ基準ク
ロックを生成する基準クロック生成手段と、前記基準ク
ロックを基に位相が異なり基準クロックと同じ周期の複
数のクロック（以下多相クロックという）を生成する多
相クロック生成手段と、受信信号の変化点をとらえて受
信信号の位相が現在抽出されているクロック位相よりも
遅れているか否かを監視して位相遅れを検出したら位相
遅れ検出信号を出力する位相検出手段と、この位相検出
手段からの位相遅れ検出信号を入力したら、前記多相ク
ロックの内から現在抽出されているクロックよりも１相
分遅れている位相のクロックを新たな抽出クロックとし
て選択するようにクロック選択指示信号を発するシフト
制御手段と、このクロック選択指示信号に従って、前記
多相クロックの内から現在抽出されているクロックより
も１相分遅れている位相のクロックを新たな抽出クロッ
クとして選択するクロック選択手段とを備えたことを特
徴とするＤＰＬＬ回路。
【請求項２】位相検出手段は、受信信号の位相が現在
抽出されているクロック位相よりも遅れているか否かの
みを監視し、位相遅れを検出しない場合は何もしないこ
とを特徴とする請求項１に記載のＤＰＬＬ回路。
【請求項３】受信信号よりも高い周波数を持つ基準ク
ロックを生成する基準クロック生成手段と、前記基準ク
ロックを基に位相が異なり基準クロックと同じ周期の複
数のクロック（以下多相クロックという）を生成する多
相クロック生成手段と、受信信号の変化点をとらえて受
信信号の位相が現在抽出されているクロック位相よりも
遅れているか否かを監視して位相遅れを検出したら位相
遅れ検出信号を出力する位相検出手段と、この位相検出
手段からの位相遅れ検出信号を入力したら、前記多相ク
ロックの内から現在抽出されているクロックよりも１相
分遅れている位相のクロックを新たな抽出クロックとし
て選択するようにクロック選択指示信号を発するととも
に、前回の基準クロックを選択した時から新たな基準ク
ロックを選択（シフト）する時までの時間を示すシフト
間隔を予め設定し、このシフト間隔が満了したときに前
記位相検出手段からの位相遅れ検出信号を入力したか否
かを調べ、位相遅れ検出信号を入力したら、前記のシフ
ト間隔を短縮し、位相遅れ検出信号を入力しなかった
ら、前記のシフト間隔を伸長して新たなシフト間隔とし
て生成するシフト制御手段と、前記クロック選択指示信
号に従って、前記多相クロックの内から現在抽出されて
いるクロックよりも１相分遅れている位相のクロックを
新たな抽出クロックとして選択するクロック選択手段と
前記シフト制御手段からシフト間隔を入力して保存する
シフト間隔保存手段とを備えたことを特徴とするＤＰＬ
Ｌ回路。
【請求項４】シフト制御手段はシフト間隔保存手段か
らシフト間隔を入力してこのシフト間隔を基にクロック
選択信号をクロック選択手段に出力することを特徴とす
る請求項３に記載のＤＰＬＬ回路。
【請求項５】受信信号よりも高い周波数を持つ基準ク
ロックを生成する基準クロック生成手段と、前記基準ク
ロックを基に位相が異なり基準クロックと同じ周期の複
数のクロック（以下多相クロックという）を生成する多
相クロック生成手段と、受信信号の変化点をとらえて受
信信号の位相が現在抽出されているクロック位相よりも
遅れているか否かを監視して位相遅れを検出したら位相
遅れ検出信号を出力する位相検出手段と、この位相検出
手段からの位相遅れ検出信号を入力したら、前記多相ク
ロックの内から現在抽出されているクロックよりも１相
分遅れている位相のクロックを新たな抽出クロックとし
て選択するようにクロック選択指示信号を発するととも
に、位相遅れを検出してから現在抽出されているクロッ
クよりも１相分遅れている位相のクロックを新たな抽出
クロックとして選択した後に再度位相遅れを検出するま
での時間を新たなシフト間隔として生成するシフト制御
手段と、前記クロック選択指示信号に従って、前記多相
クロックの内から現在抽出されているクロックよりも１
相分遅れている位相のクロックを新たな抽出クロックと
して選択するクロック選択手段と、前記シフト制御手段
から前記新たなシフト間隔を入力し、このシフト間隔と
前回までのシフト間隔との平均をとって保存するシフト
間隔平均化手段とを備えたことを特徴とするＤＰＬＬ回
路。
【請求項６】受信信号よりも高い周波数を持つ基準ク
ロックを生成する基準クロック生成手段と、前記基準ク
ロックを基に位相が異なり基準クロックと同じ周期の複
数のクロック（以下多相クロックという）を生成する多
相クロック生成手段と、受信信号の変化点をとらえて受
信信号の位相が現在抽出されているクロック位相よりも
遅れているか否かを監視して位相遅れを検出したら位相
遅れ検出信号を出力する位相検出手段と、この位相検出
手段からの位相遅れ検出信号を入力したら、内蔵する記
憶手段に位相遅れ検出回数を記憶するとともに、前記多
相クロックの内から現在抽出されているクロックよりも
１相分遅れている位相のクロックを新たな抽出クロック
として選択するようにクロック選択指示信号を発すると
ともに、予め設定したシフト間隔が満了したときに前記
記憶手段からの位相遅れ検出回数に応じて前記のシフト
間隔を短縮して新たなシフト間隔として生成するシフト
制御手段と、前記クロック選択指示信号に従って、前記
多相クロックの内から現在抽出されているクロックより
も１相分遅れている位相のクロックを新たな抽出クロッ
クとして選択するクロック選択手段と、前記シフト制御
手段から前記新たなシフト間隔を入力し、このシフト間
隔と前回までのシフト間隔との平均をとって保存するシ
フト間隔平均化手段とを備えたことを特徴とするＤＰＬ
Ｌ回路。
【請求項７】受信信号よりも低い周波数を持つ基準ク
ロックを生成する基準クロック生成手段と、前記基準ク
ロックを基に位相が異なり基準クロックと同じ周期の複
数のクロック（以下多相クロックという）を生成する多
相クロック生成手段と、受信信号の変化点をとらえて受
信信号の位相が現在抽出されているクロック位相よりも
進んでいるか否かを監視して位相進みを検出したら位相
進み検出信号を出力する位相検出手段と、この位相検出
手段からの位相進み検出信号を入力したら、前記多相ク
ロックの内から現在抽出されているクロックよりも１相
分進んでいる位相のクロックを新たな抽出クロックとし
て選択するようにクロック選択指示信号を発するシフト
制御手段と、このクロック選択指示信号に従って、前記
多相クロックの内から現在抽出されているクロックより
も１相分進んでいる位相のクロックを新たな抽出クロッ
クとして選択するクロック選択手段とを備えたことを特
徴とするＤＰＬＬ回路。
【請求項８】位相検出手段は、受信信号の位相が現在
抽出されているクロック位相よりも進んでいるか否かの
みを監視し、位相進みを検出しない場合は何もしないこ
とを特徴とする請求項７に記載のＤＰＬＬ回路。
【請求項９】受信信号よりも低い周波数を持つ基準ク
ロックを生成する基準クロック生成手段と、前記基準ク
ロックを基に位相が異なり基準クロックと同じ周期の複
数のクロック（以下多相クロックという）を生成する多
相クロック生成手段と、受信信号の変化点をとらえて受
信信号の位相が現在抽出されているクロック位相よりも
進んでいるか否かを監視して位相進みを検出したら位相
進み検出信号を出力する位相検出手段と、この位相検出
手段からの位相進み検出信号を入力したら、前記多相ク
ロックの内から現在抽出されているクロックよりも１相
分進んでいる位相のクロックを新たな抽出クロックとし
て選択するようにクロック選択指示信号を発するととも
に、予め設定したシフト間隔が満了したときに前記位相
検出手段からの位相進み検出信号を入力したか否かを調
べ、位相進み検出信号を入力したら、前記のシフト間隔
を短縮し、位相進み検出信号を入力しなかったら、前記
のシフト間隔を伸長して新たなシフト間隔として生成す
るシフト制御手段と、前記クロック選択指示信号に従っ
て、前記多相クロックの内から現在抽出されているクロ
ックよりも１相分進んでいる位相のクロックを新たな抽
出クロックとして選択するクロック選択手段と前記シフ
ト制御手段からシフト間隔を入力して保存するシフト間
隔保存手段とを備えたことを特徴とするＤＰＬＬ回路。
【請求項１０】シフト制御手段はシフト間隔保存手段
からシフト間隔を入力してこのシフト間隔を基にクロッ
ク選択信号をクロック選択手段に出力することを特徴と
する請求項９に記載のＤＰＬＬ回路。
【請求項１１】受信信号よりも低い周波数を持つ基準
クロックを生成する基準クロック生成手段と、前記基準
クロックを基に位相が異なり基準クロックと同じ周期の
複数のクロック（以下多相クロックという）を生成する
多相クロック生成手段と、受信信号の変化点をとらえて
受信信号の位相が現在抽出されているクロック位相より
も進んでいるか否かを監視して位相進みを検出したら位
相進み検出信号を出力する位相検出手段と、この位相検
出手段からの位相進み検出信号を入力したら、前記多相
クロックの内から現在抽出されているクロックよりも１
相分進んでいる位相のクロックを新たな抽出クロックと
して選択するようにクロック選択指示信号を発するとと
もに、位相進みを検出してから現在抽出されているクロ
ックよりも１相分進んでいる位相のクロックを新たな抽
出クロックとして選択した後に再度位相進みを検出する
までの時間を新たなシフト間隔として生成するシフト制
御手段と、前記クロック選択指示信号に従って、前記多
相クロックの内から現在抽出されているクロックよりも
１相分進んでいる位相のクロックを新たな抽出クロック
として選択するクロック選択手段と、前記シフト制御手
段から前記新たなシフト間隔を入力し、このシフト間隔
と前回までのシフト間隔との平均をとって保存するシフ
ト間隔平均化手段とを備えたことを特徴とするＤＰＬＬ
回路。
【請求項１２】受信信号よりも低い周波数を持つ基準
クロックを生成する基準クロック生成手段と、前記基準
クロックを基に位相が異なり基準クロックと同じ周期の
複数のクロック（以下多相クロックという）を生成する
多相クロック生成手段と、受信信号の変化点をとらえて
受信信号の位相が現在抽出されているクロック位相より
も進んでいるか否かを監視して位相進みを検出したら位
相進み検出信号を出力する位相検出手段と、この位相検
出手段からの位相進み検出信号を入力したら、内蔵する
記憶手段に位相進み検出回数を記憶するとともに、前記
多相クロックの内から現在抽出されているクロックより
も１相分進んでいる位相のクロックを新たな抽出クロッ
クとして選択するようにクロック選択指示信号を発する
とともに、予め設定したシフト間隔が満了したときに前
記記憶手段からの位相進み検出回数に応じて前記のシフ
ト間隔を短縮して新たなシフト間隔として生成するシフ
ト制御手段と、前記クロック選択指示信号に従って、前
記多相クロックの内から現在抽出されているクロックよ
りも１相分進んでいる位相のクロックを新たな抽出クロ
ックとして選択するクロック選択手段と、前記シフト制
御手段から前記新たなシフト間隔を入力し、このシフト
間隔と前回までのシフト間隔との平均をとって保存する
シフト間隔平均化手段とを備えたことを特徴とするＤＰ
ＬＬ回路。
【請求項１３】受信信号よりも高い周波数を持つ基準
クロックを生成する基準クロック生成手段と、前記基準
クロックを基に多相クロックを生成する多相クロック生
成手段と、受信信号の変化点をとらえて受信信号の位相
が現在抽出されているクロック位相よりも遅れているか
否かを監視して位相遅れを検出したら位相遅れ検出信号
を出力する位相検出手段と、この位相検出手段からの位
相遅れ信号を一定時間サンプリングし、所定の回数前記
位相遅れ信号を検出した場合に、位相遅れ信号のサンプ
リング結果を出力するサンプリング手段と、このサンプ
リング手段からの位相遅れ信号のサンプリング結果を入
力したら、前記多相クロックの内から現在抽出されてい
るクロックよりも１相分遅れている位相のクロックを新
たな抽出クロックとして選択するようにクロック選択指
示信号を発するシフト制御手段と、このクロック選択指
示信号に従って、前記多相クロックの内から現在抽出さ
れているクロックよりも１相分遅れている位相のクロッ
クを新たな抽出クロックとして選択するクロック選択手
段とを備えたことを特徴とするＤＰＬＬ回路。
【請求項１４】受信信号よりも低い周波数を持つ基準
クロックを生成する基準クロック生成手段と、前記基準
クロックを基に多相クロックを生成する多相クロック生
成手段と、受信信号の変化点をとらえて受信信号の位相
が現在抽出されているクロック位相よりも進んでいるか
否かを監視して位相進みを検出したら位相進み検出信号
を出力する位相検出手段と、この位相検出手段から出力
された位相進み信号を一定時間サンプリングし、所定の
回数前記位相進み信号を検出した場合に、位相進み信号
のサンプリング結果を出力するサンプリング手段と、こ
のサンプリング手段からの位相進み信号のサンプリング
結果を入力したら、前記多相クロックの内から現在抽出
されているクロックよりも１相分進んでいる位相のクロ
ックを新たな抽出クロックとして選択するようにクロッ
ク選択指示信号を発するシフト制御手段と、このクロッ
ク選択指示信号に従って、前記多相クロックの内から現
在抽出されているクロックよりも１相分進んでいる位相
のクロックを新たな抽出クロックとして選択するクロッ
ク選択手段とを備えたことを特徴とするＤＰＬＬ回路。