JPH03254242A - 同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号の伝送において、同期検波そ
の他に必要なりロック信号あるいはフレームタイミング
信号を再生する同期回路に関する。

〔従来の技術〕

ディジタル信号の伝送では受信信号からクロック信号を
抽出する必要があり、またフレーム構成の信号に対して
はフレームタイミング信号を再生する必要がある。

第７図は、クロック同期の概念構成を示す図である。

図において、入力端子７１から受信信号が入力され、検
波器７３はその受信信号を準同期検波して検波信号を出
力する。比較器７５は、所定の閾値を検波信号が交差し
たときにパルス信号を出力する。クロック同期回路７７
は、このパルス信号のジッタを平均化して周期Ｔｃのク
ロック信号を再生し、出力端子７９から出力する。

第８図は、クロック信号の抽出過程を説明する図である
。

（ａ）は、受信信号を準同期検波して得られた検波信号
を示す。なお、検波信号の領域ＡおよびＣは雑音その他
による伝送劣化が少なく、領域Ｂでは伝送劣化のために
検波波形が乱れている様子を示す。また、図中の破線は
比較器７５に設定される閾値レベルを示す。

（ロ）は、比較器７５が出力するパルス信号である。

なお、検波信号の領域ＡおよびＣに対応する領域Ａ’　
、Ｃ’ではパルスのジッタ量が少ないが、検波信号の領
域Ｂに対応する領域Ｂ′ではジッタ量が多くなっている
。

（Ｃ）は、クロック同期回路７７が出力するクロック信
号である。比較器７５が出力するパルス信号のジッタを
平均化して周期Ｔ、のクロック信号が再生される。なお
、領域Ｂ′の乱れたパルス信号の影響は、乱れ始める時
刻ｔ０の次の時刻ｔ、に現れ始めているが、この遅れは
クロック同期回路７７の追従性を決定するＱ値により決
まる。

次に、フレーム同期について説明するが、基本的にはク
ロック同期と同様である。

第９図は、フレーム同期の概念構成を示す図である。

図において、入力端子９１から受信信号が入力され、検
波器９３はその受信信号を準同期検波して検波信号を出
力する。相関器９４は、検波信号と所定のフレーム同期
信号との相関をとり、その相関値の絶対値を出力する。

比較器９５は、相関検出信号が所定の閾値を越えたとき
にパルス信号を出力する。フレーム同期回路９７は、こ
のパルス信号の立ち上がり時刻をもとにフレームタイミ
ング信号を再生し、出力端子９９から出力する。

第１０図は、フレームタイミング信号の抽出過程を説明
する図である。

（ａ）は、フレーム同期信号との相関検出により得られ
た相関検出信号示す。なお、相関検出信号の領域りおよ
びＦは雑音その他による伝送劣化が少なく、正常にフレ
ーム同期がとれている状態を示すが、領域Ｅでは伝送劣
化のためにビット誤りを起こし、相関検出信号に鋭いピ
ークが出なくなっている様子を示す。また、図中の破線
は比較器９５に設定される閾値レベルを示す。

（ロ）は、比較器９５が出力するパルス信号である。

なお、相関検出信号の領域りおよびＦに対応する領域Ｄ
’　、Ｆ’ではパルス信号のジッタ量が少なく、フレー
ム同期が正常にとれているといえる。

一方、相関検出信号の領域已に対応する領域Ｅ′では、
本来観測されるべき位置にパルス信号が発生せずフレー
ム同期非検出となっている。

（Ｃ）は、フレーム同期回路９７が出力するフレームタ
イミング信号である。比較器９５が出力するパルス信号
のジッタを平均化して周期ＴＦのフレームタイミング信
号が再生される。なお、領域Ｅ′のフレーム同期非検出
の影響は、乱れ始める時刻ｔ０の次の時刻ｔ、に現れ始
めているが、この遅れはフレーム同期回路９７の追従性
を決定するＱ値、により決まる。

〔発明が解決しようとする課題〕

ところで、精度よくクロック信号が再生され同期が確立
されていても、伝送劣化に応じてジッタが生じた場合に
は、第８図（Ｃ）に示すように、時刻ｔ１以降、それぞ
れΔｈ〜Δｔ、ずつ同期精度が劣化することが避けられ
なかった。

また、フレームタイミング信号の再生においても同様に
、フレーム同期非検出の影響により同期精度の劣化が避
けられなかった。

なお、同期引き込み特性の異なる複数の同期回路を縦続
に接続し、伝送劣化に応じて生じるジッタに対して同期
精度を保持する構成が試みられているが、低いフェージ
ング周波数領域では十分な効果が得られていない。

本発明は、同期確立後は入カシツタあるいはフレーム同
期非検出による同期精度の劣化を最小限に抑えることが
できる同期回路を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、入力信号を取り込み、同期引き込み速度が速
い第一同期回路と、第一同期回路の出力信号を取り込み
、同期精度が高い第二同期回路とを縦続接続し、入力信
号に対して同期処理を行う同期回路において、入力信号
の位相と第二同期回路の出力信号の位相とを比較し、入
力信号のジッタ量の多寡を判定する判定手段と、入力信
号のジッタ量が少ないときには各同期回路を縦続接続す
る同期モード設定を行い、入力信号のジッタ量が多いと
きには、同期確立時の位相を保持して第二同期回路を自
励発振させる自励モード設定を行い、同期モードへの復
帰時にそのときの位相で第一同期回路をプリセットする
同期制御手段とを備えて構成する。

〔作　用〕

本発明は、同期確立前では、入力信号に対して第一同期
回路と第二同期回路とを縦続的に同期させる（同期モー
ド）。

同期確立後に入力信号のジッタが多くなったときには、
同期精度の劣化を防ぐために第一同期回路には入力信号
を取り込ませず、第二同期回路を自励発振させて同期精
度を保持する（自励モード）。

一方、第一同期回路は入力信号の代わりに第二同期回路
の出力信号によりプリセット状態に設定しておき、入力
信号のジッタが少なくなったときには、自励モードを解
除して同期モードに移行し、再び第一同期回路と第二同
期回路を縦続的に同期させる。

このように、同期確立後は、入力信号のジッタを測定し
、ジッタ量の少ない入力信号を選別することにより、同
期精度の劣化を防ぐことができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第１図は、本発明同期回路の一実施例構成を示すブロッ
ク図である。なお、本実施例構成は、クロック同期およ
びフレーム同期のいずれにも対応可能である。すなわち
、クロック同期の場合には検波信号の比較器出力が入力
され、フレーム同期の場合には相関検出信号の比較器出
力が入力される。

図において、入力信号は入力端子１１から切替回路１２
の一方の入力部および第一制御回路２０に入力される。

第一同期回路１３は、切替回路１２の出力信号を入力し
、そのジッタを平均化して同期信号（クロック信号、フ
レームタイミング信号）を抽出する。第一同期回路１３
の出力信号は、ゲート回路１５の一方の入力部および第
二制御回路３０に入力される。第二同期回路１６は、ゲ
ート回路１５の出力信号を入力し、そのジッタを平均化
して同期信号を抽出する。第二同期回路１６の出力信号
は、出力端子１７から出力されるとともに、切替回路工
２の他方の入力部、第一制御回路２０および第二制御回
路３０に入力される。

第一制御回路２０の出力信号は、切替回路１２０制御信
号入力部および第二制御回路３０に入力される。第二制
御回路３０の出力信号は、ゲート回路１５の他方の人力
部に入力される。また、各制御回路２０．３０には、入
力端子１９から初期化信号が入力される。

ここで、第一同期回路１３は、Ｑ値が低く同期引き込み
が速いが、高い同期精度は得られないものとする。また
、第二同期回路１６は、第一同期回路１３よりＱ値が高
く、同期精度はよいが同期確立に時間を要するものとす
る。

切替回路１２は、第一制御回路２０の出力信号（以下「
第一制御信号」という）が論理「１」のときには入力信
号を出力し、論理ｒ□、のときには第二同期回路１６の
出力信号を出力するものとする。ゲート回路１５は、第
二制御回路３０の出力信号（以下「第二制御信号」とい
う）が論理「１」のときには第一同期回路１３の出力信
号を出力し、論理ｒＱＪのときにはＯレベルの信号を出
力するものとする。なお、ゲート回路１５は、例えばア
ンドゲートで実現可能である。

以下、入力信号および第二同期回路１６の出力信号を取
り込み、第一制御信号を出力する第−制御回路２０、お
よび第一制御信号と各同期回路１３．１６の出力信号を
取り込み、第二制御信号を出力する第二制御回路３０の
構成について説明する。

第一制御回路２０は、入力信号および第二同期回路１６
の出力信号をそれぞれＡ端子およびＢ端子に取り込み、
位相差を判定する位相比較器２１、入力信号をクロック
とし、反転させた位相比較器出力をリセット端子Ｒに取
り込むカウンタ回路２３、入力信号をクロックとし、位
相比較器出力をリセット端子Ｒに取り込むカウンタ回路
２５、各カウンタ回路のカウント値が所定値を越えたと
きに出力されるパルス信・号を取り込み、対応する第一
制御信号を出力する第一判定回路２７により構成される
。

第二制御回路３０は、第一同期回路１３の出力信号およ
び第二同期回路１６の出力信号をそれぞれＡ端子および
Ｂ端子に取り込み、位相差を判定する位相比較器３１、
第一同期回路１３の出力信号をクロックとし、反転させ
た位相比較器出力をリセット端子Ｒに取り込むカウンタ
回路３３、第一同期回路１３の出力信号をクロックとし
、位相比較器出力をリセット端子Ｒに取り込むカウンタ
回ｗｉ３５、各カウンタ回路のカウント値が所定値を越
えたときに出力されるパルス信号および第一制御信号を
取り込み、対応する第二制御信号を出力する第二判定回
路３７により構成される。

ここで、第２図を参照して各制御回路２０．３０に用い
られる位相比較器２１．３１の動作について説明する。

各位相比較器２１．３１は、それぞれ人力される信号の
位相差を判定する回路であり、その構成および動作は共
通であるので一般的に説明する。

第２図（ａ）は、Ａ端子に入力される信号（入力信号あ
るいは第一同期回路１３の出力信号）である。

第２図６）は、Ｂ端子に入力される信号（第二同期回路
１６の出力信号）である。

第２図（Ｃ）は、位相比較器出力であり、Ａ端子入力パ
ルスの立ち上がりを中心にしてΔＴの範囲にＢ端子入力
パルスが立ち上がる場合に、次のＡ端子入力パルスの立
ち上がり時（１＋、ｔ３、ｔａ）に論理「１」を出力し
、次のＡ端子入力パルスの立ち上がり時までその値を保
持する。また、八Ｔの範囲に入力パルスがない場合に、
次のＡ端子入力パルスの立ち上がり時（ｔｚ、ｔｓ）に
論理ｒＱＪを出力し、次のＡ＠子人カパルスの立ち上が
り時までその値を保持する。

次に、第３図を参照して第一制御回路２０の動作につい
て説明する。

第３図（ａ）は、入力端子１９から入力される初期化信
号を示す、この初期化信号は、第一制御回路２０全体を
初期化して動作開始を制御する。

第３図（ロ）は、カウンタ回路２３が出力するパルス信
号を示す、カウンタ回路２３は、位相比較器出力の反転
論理でリセットされ、入力信号をクロックとしてカウン
ト動作を行い、カウント値が所定値Ｎ、を越えたとき（
ｔ＋ｚ、ｔ、４）にパルス信号を出力する。すなわち、
入力信号と第二同期回路１６の出力信号の位相差が、Ｎ
Ｌ１回連続してΔＴ未満のときに、カウンタ回路２３が
パルス信号を出力する。したがって、このパルス信号は
第二同期回路１６の出力信号が入力信号に同期したこと
を示している。

第３図（Ｃ）は、カウンタ回路２５が出力するパルス信
号を示す。カウンタ回路２５は、位相比較器出力でリセ
ットされ、入力信号をクロックとしてカウント動作を行
い、カウント値が所定値ＮＵ１を越えたとき（ｔｌｌ、
ｔｌｌ、ｔ＋ｓ）にパルス信号を出力する。すなわち、
入力信号と第二同期回路１６の出力信号の位相差が、Ｎ
□回連続してΔＴ以上のときに、カウンタ回路２３がパ
ルス信号を出力する。したがって、このパルス信号は第
二同期回路１６の出力信号が入力信号に同期していない
ことを示している。

第３図（ｄ）は、第一判定回路２７が出力する第一制御
信号を示す。

まず、時刻ｔ１゜で初期化信号を受けて第一制御信号が
論理「１」となり、カウンタ回路２３がパルス信号を出
力する（１１□）まで論理「１」を保持する。時刻ｔｌ
！以後、カウンタ回路２５がパルス信号を出力したとき
（ｔｔ３）に論理「０」を出力する。以後、第一判定回
路２７は、カウンタ回路２３がパルス信号を出力するご
とに論理「ｌ」、カウンタ回路２５がパルス信号を出力
するごとに論理「Ｏ」となる第一制御信号を出力する。

すなわち、第一判定回路２７は、同期確立前には論理「
１」を出力し、切替回路工２が入力信号を第一同期回路
１３に送出して同期制御を行う（同期モード）。同期確
立後（時刻ｔ＋ｚ以降）は、第一制御回路２０の位相比
較器２１で、すでに精度よく抽出された同期信号、すな
わち第二同期回路工６の出力信号を使って入力信号のジ
ッタを測定し、論理ｒｌｊの第一制御信号により切替回
路１２がジッタ量の少ない入力信号を取り込むように制
御される。

入力信号のジッタ量が多くなり、第二同期回路１６の出
力信号が入力信号に同期しない状態が所定期間（Ｎｕｎ
）連続し、時刻ｔ１３でカウンタ回路２５からパルス信
号が出力されたときには第一制御信号が論理「Ｏ」とな
り、切替回路１２は第二同期回路１６の出力信号を第一
同期回路１３に送出し、その位相および周波数でプリセ
ットを行う。

入力信号のジッタ量が少なくなり、時刻ｔ１４でカウン
タ回路２３からパルス信号が出力されたときには第一制
御信号が論理「１」となり、切替回路１２は入力信号を
第一同期回路１３に取り込むように制御される。

次に、第４図を参照して第二制御回路３０の動作につい
て説明する。

第４図（ａ）は、入力端子１９から入力される初期化信
号を示す。この初期化信号は、第二制御回路３０全体を
初期化して動作開始を制御する。

第４図（ロ）は、カウンタ回路３３が出力するパルス信
号を示す。カウンタ回路３３は、位相比較器出力の反転
論理でリセットされ、第一同期回路１３の出力信号をク
ロックとしてカウント動作を行い、カウント値が所定値
Ｎ　Ｌ　２を越えたときＣｔｚｔ、ｔｏ、ｔ２８）にパ
ルス信号を出力する。すなわち、各同期回路１３．１６
の出力信号の位相差が、Ｎ　Ｌ　を回連続してΔＴ未満
のときに、カウンタ回路３３がパルス信号を出力する。

したがって、このパルス信号は第二同期回路１６が第一
同期回路１３の出力信号に同期したことを示している。

第４図（Ｃ）は、カウンタ回路３５が出力するパルス信
号を示す。カウンタ回路３５は、位相比較器出力でリセ
ットされ、第−同期回路工３の出力信号をクロックとし
てカウント動作を行い、カウント値が所定値Ｎｕ２を越
えたとき（ｔｚ＋、　ｔｔａ、　ｔｔ）＞にパルス信号
を出力する。すなわち、第一同期回路１３の出力信号と
第二同期回路１６の出力信号の位相差が、ＮＩＪ！回連
続してΔＴ以上のときに、カウンタ回路３３がパルス信
号を出力する。したがって、このパルス信号は第二同期
回路１６が第一同期回路１３の出力信号に同期していな
いことを示している。

第４図（ｄ）は、第一判定回路２７が出力する第一制御
信号を示す。

第４図（ｅ）は、第二判定回路３７が出力する第二制御
信号を示す。

まず、時刻ｔ２゜で初期化信号を受けて第一制御信号お
よび第二制御信号が論理ｒ１．となり、カウンタ回路３
３がパルス信号を出力する（ｔ、）まで論理「１」を保
持する。時刻ｔ２□以後、第一制御信号が論理「０」に
なったとき（ｔｚ：＋）に論理「０」を出力する。以後
、第二判定回路３７は、カウンタ回路３３がパルス信号
を出力するごとに論理「１」、カウンタ回路３５がパル
ス信号を出力するごとに論理「０」を出力する。ただし
、第一制御信号が論理「０」となったときには、第二制
御信号も強制的に論理「０」となる。

すなわち、第二判定回路３７は、同期確立前には論理「
１」を出力し、ゲート回路１５が第一同期回路１３の出
力信号を第二同期回路１６に送出して同期制御を行う。

同期確立後（時刻１１□以降）は、第二制御回路３０の
位相比較器３１で、すでに精度よく抽出された同期信号
、すなわち第二同期回路１６の出力信号を使って第一同
期回路１３の出力信号のジッタを測定し、ゲート回路１
５がジッタ量の少ない第一同期回路１３の出力信号を取
り込むように制御される。

ただし、第一制御信号が論理「０」のとき、すなわち入
力信号のジッタ量が多くなったときには、第一同期回路
１３がプリセット状態にあるので、強制的にゲート回路
１５を不通状態にして第一同期回路１３を自励発振させ
、同期状態を保持させる。

入力信号のジッタ量が少なくなり、時刻ｈｓで第一制御
信号が論理「１」となり、さらに時刻ｔ２ｂでカウンタ
回路３３からパルス信号が出力されたときには第二制御
信号が論理ｒｌＪとなり、ゲート回路１５は第一同期回
路１３の出力信号を第二同期回路１６に取り込むように
制御される。

このように、同期確立前では、入力信号に対して第一同
期回路１３と第二同期回路１６とを縦続的に同期させる
（同期モード）。

同期確立後に入力信号のジッタが多くなったときには、
同期精度の劣化を防ぐために、第二同期回路１６を自励
発振させて出力信号（クロック信号、フレームタイミン
グ信号）の位相および周波数を維持させる。一方、第一
同期回路１３は入力信号の代わりに第二同期回路１６の
出力信号によりプリセット状態に設定される（自動モー
ド）。

入力信号のジッタが少なくなったときには、自動モード
を解除して同期モードに移行し、再び第一同期回路１３
と第二同期回路を縦続的に同期させる。

なお、長時間自励モードが継続されると、第二同期回路
１６の位相誤差が周波数誤差によって大きくなるので、
この位相誤差が無視できない程自動モードが長時間にな
る場合には、強制的に同期モードに復帰させるように制
御する。

ここで、本実施例構成による実験結果について示す。な
お、ＱＰＳＫ変調方式、伝送速度２５６ｋｂ／ｓ、バー
スト長１＋＋＋ｓ、）トーニング３０ビツト、２波レー
レフエージング（遅延時間８μｓ）で行った実験結果で
ある。

第５図は、フェージング周波数ｆ　Ｄ　＝０．ＩＨ２に
おいて、フレームタイミング信号の位相精度と平均ＣＮ
Ｒの関係を示す。図において、横軸は平均ＣＮＲ（ｄＢ
）であり、縦軸は位相誤差である。なお、λは忘却関数
であり、値を小さくすると時間変動に追従できるように
なるが、推定精度を劣化させるパラメータである。

第６図は、平均ＣＮ　Ｒ１０ｄＢにおいて、フレームタ
イミング信号の位相精度とフェージング周波数ｆ、の関
係を示す。図において、横軸はフェージング周波数ｆ　
Ｄ（Ｈ２）であり、縦軸は位相誤差である。

第５図および第６図において、実線は本実施例構成によ
る測定値であり、点線は二つの同期回路を単に縦続接続
させた構成による測定値である。

図に示すように、フェージング周波数ｆ０が小さくなる
と、受信レベルが落ち込んでいる時間が長くなり、同期
回路が正常に動作できなくなるために位相精度が劣化す
るが、本発明によりその劣（ＥＳが抑圧されることが認
められる。

〔発明の効果〕

上述したように、本発明は、同期確立後はジッタ量の少
ない入力信号のみを同期回路の入力として使用すること
ができる。すなわち、同期モードと同期状態を保持する
自動モードとを適宜切り替えることにより、同期確立後
の入力信号のジッタによる同期精度の劣化を改善するこ
とができる。

【図面の簡単な説明】

第１図は本発明同期回路の一実施例構成を示すブロック
図。 第２図は位相比較器の動作を説明する図。 第３図は第一制御回路の動作を説明する図。 第４図は第二制御回路の動作を説明する図。 第５図はフレームタイミング信号の位相精度と平均ＣＮ
Ｒの関係を示す図。 第６図はフレームタイミング信号の位相精度とフェージ
ング周波数ｆ、の関係を示す図。 第７図はクロック同期の概念構成を示す図。 第８図はクロック信号の抽出過程を説明する図。 第９図はフレーム同期の概念構成を示す図。 第１０図はフレームタイミング信号の抽出過程を説明す
る図。 ｌｌ・・・入力端子、１２・・・切替回路、１３・・・
第一同期回路、１５・・・ゲート回路、１６・・・第二
同期回路、１７・・・出力端子、１９・・・入力端子、
２０・・・第一制御回路、２１・・・位相比較器、２３
．２５・・・カウンタ回路、２７・・・第一判定回路、
３０・・・第二制御回路、３１・・・位相比較器、３３
．３５・・・カウンタ回路、３７・・・第二判定回路。 →ΔＴ← 第 図 第 図 第 図 第 図 第 図 第 ７ 図 ２９０ 第 図

Claims (1)

【特許請求の範囲】
1. （１）入力信号を取り込み、同期引き込み速度が速い第
   一同期回路と、第一同期回路の出力信号を取り込み、同
   期精度が高い第二同期回路とを縦続接続し、入力信号に
   対して同期処理を行う同期回路において、 前記入力信号の位相と前記第二同期回路の出力信号の位
   相とを比較し、前記入力信号のジッタ量の多寡を判定す
   る判定手段と、 前記入力信号のジッタ量が少ないときには前記各同期回
   路を縦続接続する同期モード設定を行い、前記入力信号
   のジッタ量が多いときには、同期確立時の位相を保持し
   て前記第二同期回路を自励発振させる自励モード設定を
   行い、前記同期モードへの復帰時にそのときの位相で前
   記第一同期回路をプリセットする同期制御手段と を備えたことを特徴とする同期回路。