JPH0752839B2 - Ｄｐｌｌ回路の収束判定器 - Google Patents
Ｄｐｌｌ回路の収束判定器Info
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- JPH0752839B2 JPH0752839B2 JP61264350A JP26435086A JPH0752839B2 JP H0752839 B2 JPH0752839 B2 JP H0752839B2 JP 61264350 A JP61264350 A JP 61264350A JP 26435086 A JP26435086 A JP 26435086A JP H0752839 B2 JPH0752839 B2 JP H0752839B2
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- dpll circuit
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Description
【発明の詳細な説明】 〔概要〕 本願は、DPLL回路を有する双方向ディジタル伝送装置に
おいて最初に相手側のマスタークロックとの周波数誤差
を検出し、以後は強制的にその周波数誤差を低減させる
方向に制御するタイミング再生に際し、DPLL自走直前、
自走後の補正（制御）方向を検出し、周波数誤差検出結
果に補正を加えるようにしたDPLL回路の収束判定器を開
示するものである。
おいて最初に相手側のマスタークロックとの周波数誤差
を検出し、以後は強制的にその周波数誤差を低減させる
方向に制御するタイミング再生に際し、DPLL自走直前、
自走後の補正（制御）方向を検出し、周波数誤差検出結
果に補正を加えるようにしたDPLL回路の収束判定器を開
示するものである。
本発明は、DPLL（ディジタル位相同期ループ）回路に関
し、特にディジタル総合通信網等の加入者線伝送に用い
る双方向ディジタル伝送装置のタイミング再生回路にお
けるDPLL回路の収束判定器としての周波数誤差検出回路
に関するものである。
し、特にディジタル総合通信網等の加入者線伝送に用い
る双方向ディジタル伝送装置のタイミング再生回路にお
けるDPLL回路の収束判定器としての周波数誤差検出回路
に関するものである。
双方向ディジタル伝送装置は動作開始時には線路等化器
等のトレーニングの為に数フレームのトレーニングパタ
ーンを流す期間が設定されている。そのトレーニング期
間において、双方向伝送装置の各DPLL回路のマスターク
ロックには周波数誤差があるため、これを正確に検出し
て低減する必要がある。
等のトレーニングの為に数フレームのトレーニングパタ
ーンを流す期間が設定されている。そのトレーニング期
間において、双方向伝送装置の各DPLL回路のマスターク
ロックには周波数誤差があるため、これを正確に検出し
て低減する必要がある。
第８図はかかるDPLL回路の収束判定器を用いた従来のタ
イミング再生回路を示しており、これは本出願人により
昭和61年３月19日に出願された特願昭61−61325号に開
示されたものである。また、第９図は第８図の動作を示
すタイムチャートである。
イミング再生回路を示しており、これは本出願人により
昭和61年３月19日に出願された特願昭61−61325号に開
示されたものである。また、第９図は第８図の動作を示
すタイムチャートである。
これらの図において、最初に数フレーム分送られて来る
トレーニングパルスは、線路等化器51にて等化され第９
図のバイポーラパルスEOとしてコンパレータ52に入力さ
れ、ユニポーラパルスCOに変換されて入力パルス制御器
53及びフレーム検出器54に入力される。
トレーニングパルスは、線路等化器51にて等化され第９
図のバイポーラパルスEOとしてコンパレータ52に入力さ
れ、ユニポーラパルスCOに変換されて入力パルス制御器
53及びフレーム検出器54に入力される。
フレーム検出器54では受信信号中のフレームを検出して
フレーム信号FCをフレームカウンタ55及び収束判定器56
に送る。
フレーム信号FCをフレームカウンタ55及び収束判定器56
に送る。
入力パルス制御器53に第10図及び第11図にも示すよう
に、収束判定器56よりクロックウインドウパルスCWがア
ンドゲート20に送られており、この窓をパルスCOが通過
してトレーニングパルスTPとなってオアゲート21に入力
する。またフレームカウンタ55より１フレームの中で位
相補正する位置を示すパルスCPがオアゲート21に入力さ
れることにより、入力パルス制御器53ではパルスTPとCP
が合成されてパルスＡとして、周知のDPLL回路１に出力
される。
に、収束判定器56よりクロックウインドウパルスCWがア
ンドゲート20に送られており、この窓をパルスCOが通過
してトレーニングパルスTPとなってオアゲート21に入力
する。またフレームカウンタ55より１フレームの中で位
相補正する位置を示すパルスCPがオアゲート21に入力さ
れることにより、入力パルス制御器53ではパルスTPとCP
が合成されてパルスＡとして、周知のDPLL回路１に出力
される。
DPLL回路１では、パルスＡを微分回路11でパルスTCに変
えている。このパルスTCは受信パルスCP又はTPの立ち上
がりエッジを示すパルスである。この場合、微分回路11
を構成するフリップフロップ11a、11bは、周知のマスタ
ークロック発生器10、1/2分周器１、セレクタ13を介す
ことにより発生されるパルスSCによってトリガされてい
る。
えている。このパルスTCは受信パルスCP又はTPの立ち上
がりエッジを示すパルスである。この場合、微分回路11
を構成するフリップフロップ11a、11bは、周知のマスタ
ークロック発生器10、1/2分周器１、セレクタ13を介す
ことにより発生されるパルスSCによってトリガされてい
る。
また、DPLL回路１では、入力されるタイミングパルスTP
と1/N分周器15から出力されるDPLL回路１の再生クロッ
クRCとの位相差を、第９図に示した位相誤差φの初期部
分イに示す如く、収束判定器56及び位相比較器16にて比
較補正し、収束すれば収束判定器56内で収束信号Ｃを発
生し、このフレームの最後まで位相補正を続ける（第９
図の期間T1、T2）。
と1/N分周器15から出力されるDPLL回路１の再生クロッ
クRCとの位相差を、第９図に示した位相誤差φの初期部
分イに示す如く、収束判定器56及び位相比較器16にて比
較補正し、収束すれば収束判定器56内で収束信号Ｃを発
生し、このフレームの最後まで位相補正を続ける（第９
図の期間T1、T2）。
この次のフレームはDPLL回路１には入力が無いので位相
補正されず自走期間T3（第９図の信号Ｂの期間）とな
り、従って、マスタークロックの周波数誤差により第９
図の位相誤差θが発生する。
補正されず自走期間T3（第９図の信号Ｂの期間）とな
り、従って、マスタークロックの周波数誤差により第９
図の位相誤差θが発生する。
次のフレーム（期間T4）では、DPLL回路１の再引き込み
を開始し、タイミングパルスTPで位相誤差θを段階的に
補正する動作が行われる（第９図の期間N1）。
を開始し、タイミングパルスTPで位相誤差θを段階的に
補正する動作が行われる（第９図の期間N1）。
この引き込み開始時には、収束判定器56から引き込み開
始信号CSが周波数誤差検出カウンタ57に送られ、収束時
には、収束信号RDが周波数誤差検出カウンタ57とフレー
ムカウンタ55とに送られる。
始信号CSが周波数誤差検出カウンタ57に送られ、収束時
には、収束信号RDが周波数誤差検出カウンタ57とフレー
ムカウンタ55とに送られる。
周波数誤差検出カウンタ57では、このCS−RDの期間中、
タイミングパルスTPに対応したパルスTCにより位相誤差
θを補正するに必要なパルス数N1がカウントされる。こ
れが例えば第９図に示すように「４」であるとすると、
この値をフレームカウンタ55に送り、以降のフレームT
4、T5…では信号Ａの１、２、３、４で示すような１フ
レームを約（４＋１）等分した位置でパルスCPを位相比
較器16及び入力パルス制御器53に送り、強制的に収束判
定器56より、進ませるか遅らせるかを示す信号PLに従
い、第９図の位相誤差φに示す如く、４回に分けて位相
誤差を補正する方向で位相補正が行われる。従って、タ
イミングジッタは少なくなる。
タイミングパルスTPに対応したパルスTCにより位相誤差
θを補正するに必要なパルス数N1がカウントされる。こ
れが例えば第９図に示すように「４」であるとすると、
この値をフレームカウンタ55に送り、以降のフレームT
4、T5…では信号Ａの１、２、３、４で示すような１フ
レームを約（４＋１）等分した位置でパルスCPを位相比
較器16及び入力パルス制御器53に送り、強制的に収束判
定器56より、進ませるか遅らせるかを示す信号PLに従
い、第９図の位相誤差φに示す如く、４回に分けて位相
誤差を補正する方向で位相補正が行われる。従って、タ
イミングジッタは少なくなる。
また、受信パルスの位相を基準としてDPLL回路の再生ク
ロック出力の位相を微小進ませるか遅らせるか制御して
タイミング再生を実現しているので、DPLL回路が収束し
ている状態においては、再生クロックの位相は受信パル
スを基準として進ませるか遅らせるかの交互の制御が施
されている。
ロック出力の位相を微小進ませるか遅らせるか制御して
タイミング再生を実現しているので、DPLL回路が収束し
ている状態においては、再生クロックの位相は受信パル
スを基準として進ませるか遅らせるかの交互の制御が施
されている。
このような従来のタイミング再生回路に用いられている
上記の収束判定器56は第12図に示すような回路構成を有
している。
上記の収束判定器56は第12図に示すような回路構成を有
している。
この回路では、２つのFF60、61とEx-OR回路62を用いて
再生クロックRCと受信信号TCとの位相関係（進み／遅
れ）を判別してFF64からDPLL回路１の収束を示す信号RD
によりカウンタ57のカウントを停止させるとともに、FF
60の出力ａである信号PLは再生クロックRCと受信信号TC
との位相関係により位相を進ませるか遅らせるかの指示
信号となる。
再生クロックRCと受信信号TCとの位相関係（進み／遅
れ）を判別してFF64からDPLL回路１の収束を示す信号RD
によりカウンタ57のカウントを停止させるとともに、FF
60の出力ａである信号PLは再生クロックRCと受信信号TC
との位相関係により位相を進ませるか遅らせるかの指示
信号となる。
ここで、自走直前のDPLL回路の制御方向が再生クロック
の位相を進ませるか遅らせるかが定まっていないため、
初期収束後、一定の自走期間を設定し、再収束に要する
DRLL回路の制御回路（受信パルス数）を周波数誤差の検
出結果として周波数誤差検出カウンタ57からフレームカ
ウンタ55に送ろうとすると、例えば、再生クロックRCの
位相を遅らせて再収束させる場合、再収束に必要となる
DPLL回路１の同期制御による位相誤差は１フレーム毎に
確実に１回の制御分のバラツキが生ずるという問題点が
あった。
の位相を進ませるか遅らせるかが定まっていないため、
初期収束後、一定の自走期間を設定し、再収束に要する
DRLL回路の制御回路（受信パルス数）を周波数誤差の検
出結果として周波数誤差検出カウンタ57からフレームカ
ウンタ55に送ろうとすると、例えば、再生クロックRCの
位相を遅らせて再収束させる場合、再収束に必要となる
DPLL回路１の同期制御による位相誤差は１フレーム毎に
確実に１回の制御分のバラツキが生ずるという問題点が
あった。
従って、このような問題点を解決するための本発明の目
的は、受信パルス無しでDPLL回路の同期を制御するに際
し、初期収束後にDPLL回路を自走させたときの周波数誤
差を正確に検出して収束させるDPLL回路の収束判定器を
提供することに在る。
的は、受信パルス無しでDPLL回路の同期を制御するに際
し、初期収束後にDPLL回路を自走させたときの周波数誤
差を正確に検出して収束させるDPLL回路の収束判定器を
提供することに在る。
第１図は上記の目的を達成するため、DPLL回路１のマス
タークロックと相手側のクロックとの周波数誤差に基づ
き受信クロックが無いフレームにおいて強制的に位相制
御される本発明のDPLL回路の収束判定器を概念的に示し
たもので、DPLL回路（１）の自走期間の開始時点及び終
了時点の位相制御方向を検出する制御方向検出手段
（２）と、前記DPLL回路（１）の同期引き込みの収束を
検出する初期収束検出手段（３）と、前記初期収束後、
位相補正を行わないように一定期間、前記DPLL回路
（１）の自走を行わせる自走実行手段（４）と、前記自
走期間経過後、前記制御方向検出手段（２）の検出出力
に応じて前記DPLL回路（１）の再引き込みに必要な周波
数誤差を検出するために用いられる引き込み開始信号と
その収束信号を発生する周波数誤差補正手段（５）と、
を備えている。
タークロックと相手側のクロックとの周波数誤差に基づ
き受信クロックが無いフレームにおいて強制的に位相制
御される本発明のDPLL回路の収束判定器を概念的に示し
たもので、DPLL回路（１）の自走期間の開始時点及び終
了時点の位相制御方向を検出する制御方向検出手段
（２）と、前記DPLL回路（１）の同期引き込みの収束を
検出する初期収束検出手段（３）と、前記初期収束後、
位相補正を行わないように一定期間、前記DPLL回路
（１）の自走を行わせる自走実行手段（４）と、前記自
走期間経過後、前記制御方向検出手段（２）の検出出力
に応じて前記DPLL回路（１）の再引き込みに必要な周波
数誤差を検出するために用いられる引き込み開始信号と
その収束信号を発生する周波数誤差補正手段（５）と、
を備えている。
本発明を示す第１図において、受信信号TPに対応した受
信クロックTCとDPLL回路１から発生される再生クロック
RCとにより制御方向検出手段２がDPLL回路１の自走期間
直前（開始時点）、直後（終了時点）の位相制御方向を
検出する。制御方向検出手段２の出力は初期収束検出手
段３に送られてDPLL回路１の最初の同期引き込みが収束
したことを検出する。この初期収束後、自走実行手段４
がDPLL回路１を自走させて位相補正を行わないようにさ
せる。この自走期間が経過すると、これによって周波数
誤差が再び発生する。このDPLL回路１の再引き込みに必
要な周波数誤差は、制御方向検出手段２の検出出力ｇを
受けた周波数誤差補正手段５が引き込み開始信号とその
収束信号とを発生することにより検出される。この周波
数誤差に基づき、DPLL回路１は受信クロックなしで各フ
レーム毎に強制的に位相制御される。これにより、検出
された周波数誤差は、自走前後（期間の開始時点と終了
時点）の制御方向によって補正されたものとなってい
る。
信クロックTCとDPLL回路１から発生される再生クロック
RCとにより制御方向検出手段２がDPLL回路１の自走期間
直前（開始時点）、直後（終了時点）の位相制御方向を
検出する。制御方向検出手段２の出力は初期収束検出手
段３に送られてDPLL回路１の最初の同期引き込みが収束
したことを検出する。この初期収束後、自走実行手段４
がDPLL回路１を自走させて位相補正を行わないようにさ
せる。この自走期間が経過すると、これによって周波数
誤差が再び発生する。このDPLL回路１の再引き込みに必
要な周波数誤差は、制御方向検出手段２の検出出力ｇを
受けた周波数誤差補正手段５が引き込み開始信号とその
収束信号とを発生することにより検出される。この周波
数誤差に基づき、DPLL回路１は受信クロックなしで各フ
レーム毎に強制的に位相制御される。これにより、検出
された周波数誤差は、自走前後（期間の開始時点と終了
時点）の制御方向によって補正されたものとなってい
る。
以下、本発明に係るDPLL回路の収束判定器の実施例を説
明する。
明する。
第２図は、第１図に概念的に示した本発明のDPLL回路の
周波数誤差検出回路としての収束判定器における一実施
例を示しており、以下、この実施例を、従来例として示
した第８〜11図の回路及びそのタイムチャートを参照し
ながら説明する。
周波数誤差検出回路としての収束判定器における一実施
例を示しており、以下、この実施例を、従来例として示
した第８〜11図の回路及びそのタイムチャートを参照し
ながら説明する。
収束判定器20において、受信パルスTPの立ち上がりエッ
ジを示すパルスTCをクロックとして再生クロックRCが、
FF（フリップフロップ）21及び22を通り、更にEx-OR回
路23でFF21の出力ａとFF22の出力ｂとの不一致信号ｇを
発生する。この不一致信号ｇはノット回路24で反転され
て信号ｃとなり、FF25を経て遅延された信号ｄを得る。
信号ｃとｄはノア回路26で信号ｅとなる。この信号ｅは
受信クロックTCとFF27のＱ出力とのノア回路28の出力
ｅ′をクロック信号としてFF27から初期収束信号RD1と
して出力される。尚、FF21、22並びにEx-OR回路23で第
１図の制御方向検出手段２を構成し、ノット回路24、FF
25、ノア回路26、28及びFF27で第１図の初期収束検出手
段３を構成している。
ジを示すパルスTCをクロックとして再生クロックRCが、
FF（フリップフロップ）21及び22を通り、更にEx-OR回
路23でFF21の出力ａとFF22の出力ｂとの不一致信号ｇを
発生する。この不一致信号ｇはノット回路24で反転され
て信号ｃとなり、FF25を経て遅延された信号ｄを得る。
信号ｃとｄはノア回路26で信号ｅとなる。この信号ｅは
受信クロックTCとFF27のＱ出力とのノア回路28の出力
ｅ′をクロック信号としてFF27から初期収束信号RD1と
して出力される。尚、FF21、22並びにEx-OR回路23で第
１図の制御方向検出手段２を構成し、ノット回路24、FF
25、ノア回路26、28及びFF27で第１図の初期収束検出手
段３を構成している。
これらの信号RC、TC、ａ〜ｅ、RD1が第３図に示されて
いる。即ち、DPLL回路１はパルスTCの立ち上がりエッジ
に再生クロックRCの立ち上がりエッジを合わせ込むよう
に動作する。パルスTCの立ち上がりエッジに対するパル
スRCの立ち上がりエッジの位相反転が２回起こったこと
（第３図イは１回目位相反転、ロは２回目位相反転）を
ノア回路26が検出してDPLL回路１の初期収束（RD1）を
発生している。
いる。即ち、DPLL回路１はパルスTCの立ち上がりエッジ
に再生クロックRCの立ち上がりエッジを合わせ込むよう
に動作する。パルスTCの立ち上がりエッジに対するパル
スRCの立ち上がりエッジの位相反転が２回起こったこと
（第３図イは１回目位相反転、ロは２回目位相反転）を
ノア回路26が検出してDPLL回路１の初期収束（RD1）を
発生している。
この様子が第４図にも示されており、パルスTCとRCとの
位相誤差θは徐々に収束して初期収束信号RD1を発生し
ている。そして、このフレームが終了するまで収束した
状態で位相の進み／遅れを繰り返す。
位相誤差θは徐々に収束して初期収束信号RD1を発生し
ている。そして、このフレームが終了するまで収束した
状態で位相の進み／遅れを繰り返す。
初期収束信号RD1はFF29に送られ、フレーム検出器54
（第８図）からのフレーム検出信号FCをクロック信号と
してトリガされて信号FSを得る。この信号FSはDPLL回路
１の自走を開始させる信号であり、もう一つのFF30を経
ることにより自走終了信号ｆが得られる。この状況が第
４図並びに第５図に示されている。尚、このFF29とFF30
で第１図の自走実行手段４を構成している。
（第８図）からのフレーム検出信号FCをクロック信号と
してトリガされて信号FSを得る。この信号FSはDPLL回路
１の自走を開始させる信号であり、もう一つのFF30を経
ることにより自走終了信号ｆが得られる。この状況が第
４図並びに第５図に示されている。尚、このFF29とFF30
で第１図の自走実行手段４を構成している。
更に、自走終了信号ｆは２つのFF31及び32を経由して遅
延されることにより誤差検出開始信号CSを発生して、自
走により発生した位相誤差θの再引き込みを開始する。
この誤差検出開始信号CSはFF33のクリア端子CLに送られ
るとともにアンド回路34にも入力されている。このアン
ド回路34の他方の入力は、パルスTCとFF33の出力とのノ
ア回路41の出力信号ｈをクロック信号とし自走終了信号
ｆを入力信号とするFF36の出力信号ｉを更にクロック信
号として信号ｇを入力信号とするFF35の反転出力信号ｋ
になっている。尚、FF33は信号ｈをクロック信号とし、
信号ｇを入力信号として、信号ｇが立ち上がった後、信
号ｈの立ち下がりによって再収束信号RD2を発生する。
延されることにより誤差検出開始信号CSを発生して、自
走により発生した位相誤差θの再引き込みを開始する。
この誤差検出開始信号CSはFF33のクリア端子CLに送られ
るとともにアンド回路34にも入力されている。このアン
ド回路34の他方の入力は、パルスTCとFF33の出力とのノ
ア回路41の出力信号ｈをクロック信号とし自走終了信号
ｆを入力信号とするFF36の出力信号ｉを更にクロック信
号として信号ｇを入力信号とするFF35の反転出力信号ｋ
になっている。尚、FF33は信号ｈをクロック信号とし、
信号ｇを入力信号として、信号ｇが立ち上がった後、信
号ｈの立ち下がりによって再収束信号RD2を発生する。
また、誤差検出開始信号CSはFF37で遅延されて信号CS′
となってアンド回路38に送られる。このアンド回路38の
他方の入力はFF35の出力信号ｊである。そして、オア回
路39からはアンド回路38又は34の出力、即ち、信号CS又
はCS′が信号ｌとして出力され周波数誤差検出カウンタ
40（これは第８図に示したカウンタ57に相当するもの）
のクリア端子CLに入力されている。尚、FF31〜33、35〜
37、アンド回路34、38、ノア回路35、及びオア回路39で
第１図の周波数誤差補正手段５を構成している。
となってアンド回路38に送られる。このアンド回路38の
他方の入力はFF35の出力信号ｊである。そして、オア回
路39からはアンド回路38又は34の出力、即ち、信号CS又
はCS′が信号ｌとして出力され周波数誤差検出カウンタ
40（これは第８図に示したカウンタ57に相当するもの）
のクリア端子CLに入力されている。尚、FF31〜33、35〜
37、アンド回路34、38、ノア回路35、及びオア回路39で
第１図の周波数誤差補正手段５を構成している。
従って、第４図及び第６図に示す通り、DPLL回路１の自
走直前と直後の再生クロックRCの立ち上がりエッジに対
する受信パルスTCの立ち上がりエッジの位相が異なる場
合（実線で示す場合）、即ち、DPLL回路１の位相制御方
向が異なる場合、には信号ｉ（信号ｆの立ち上がり後の
信号ｈによりたたかれた信号）をクロック信号とし信号
ｇを入力信号とするFF35において、信号ｇの“H"→“L"
レベルの立ち下がり（実線）が信号ｉの立ち上がりより
遅れているため信号ｊが“H"レベル、信号ｋが“L"レベ
ルとなり、カウンタ40のカウント開始信号としてCS′が
選択されて信号ｈを計数入力パルスとしているカウンタ
40の計数値は収束信号RD2が発生（“H"）する前におけ
る信号ｈのパルス数「２」となる。一方、逆に同じ場合
（破線で示す場合）には、信号ｇの立ち下がりが信号ｉ
の立ち上がりより早くなり、信号ｊは“L"レベル、信号
ｋは“H"レベルであるため、カウント開始信号としてCS
が選ばれてカウンタ40の計数値は「３」となる。
走直前と直後の再生クロックRCの立ち上がりエッジに対
する受信パルスTCの立ち上がりエッジの位相が異なる場
合（実線で示す場合）、即ち、DPLL回路１の位相制御方
向が異なる場合、には信号ｉ（信号ｆの立ち上がり後の
信号ｈによりたたかれた信号）をクロック信号とし信号
ｇを入力信号とするFF35において、信号ｇの“H"→“L"
レベルの立ち下がり（実線）が信号ｉの立ち上がりより
遅れているため信号ｊが“H"レベル、信号ｋが“L"レベ
ルとなり、カウンタ40のカウント開始信号としてCS′が
選択されて信号ｈを計数入力パルスとしているカウンタ
40の計数値は収束信号RD2が発生（“H"）する前におけ
る信号ｈのパルス数「２」となる。一方、逆に同じ場合
（破線で示す場合）には、信号ｇの立ち下がりが信号ｉ
の立ち上がりより早くなり、信号ｊは“L"レベル、信号
ｋは“H"レベルであるため、カウント開始信号としてCS
が選ばれてカウンタ40の計数値は「３」となる。
この計数値の差異は第４図から分かるように、自走直前
と直後の位相制御方向が異なる実線の場合には、自走直
前に、カウンタ40の計数値「１」に相当する制御が行わ
れていることに起因しており、結局、上記いずれの場合
も制御回数は同じことになる。
と直後の位相制御方向が異なる実線の場合には、自走直
前に、カウンタ40の計数値「１」に相当する制御が行わ
れていることに起因しており、結局、上記いずれの場合
も制御回数は同じことになる。
尚、第２図の回路中、信号CL、＊FS（FSの反転信号）、
＊RD2（RD2の反転信号）、ｆ、及びFCにより、第７図
（ａ）に示す如くクロックウインドウパルスCWをつくる
ことができ、また、信号ｂ及びｈにより第７図（ｂ）に
示すごとく位相制御方向パルスPLをつくることができ
る。
＊RD2（RD2の反転信号）、ｆ、及びFCにより、第７図
（ａ）に示す如くクロックウインドウパルスCWをつくる
ことができ、また、信号ｂ及びｈにより第７図（ｂ）に
示すごとく位相制御方向パルスPLをつくることができ
る。
また、上記の実施例では、周波数誤差補正手段として周
波数誤差を検出する期間を変化する場合について説明し
たが、次の実施例においても同様の作用効果が得られ
る。
波数誤差を検出する期間を変化する場合について説明し
たが、次の実施例においても同様の作用効果が得られ
る。
即ち、第13図に示すように、周波数誤差検出カウンタ40
の端子CLに信号CS、端子CKに信号ｈをそれぞれ入力さ
せ、FF35の出力信号ｊを、カウンタ40に接続された減算
器42の制御信号として入力し、例えば自走前後の制御方
向が不一致のとき、カウンタ40のカウント値から“1"を
引いてやればよい。
の端子CLに信号CS、端子CKに信号ｈをそれぞれ入力さ
せ、FF35の出力信号ｊを、カウンタ40に接続された減算
器42の制御信号として入力し、例えば自走前後の制御方
向が不一致のとき、カウンタ40のカウント値から“1"を
引いてやればよい。
更に別の実施例としては、第14図に示すように、自走前
後の制御方向の一致／不一致により、周波数誤差検出カ
ウント値より、フレームカウンタ55の初期値を決定する
フレームカウンタ55内に２種類のデコーダを設け、これ
らを切り替えることにより補正を加える方法がある。
後の制御方向の一致／不一致により、周波数誤差検出カ
ウント値より、フレームカウンタ55の初期値を決定する
フレームカウンタ55内に２種類のデコーダを設け、これ
らを切り替えることにより補正を加える方法がある。
即ち、周波数誤差検出カウンタ40のカウント値が“4"
で、１フレームが360パルスであれば、１フレームを４
等分する必要があるので、カウンタ550に“90"をセット
し、“90パルス”カウントする毎に位相補正タイミング
パルスを発生する。この場合、自走前後の制御方向によ
ってカウンタにセットする値を変化させる必要があるの
で、信号ｊを用いてデコーダD1とD2の出力“2"と“1"と
を切り替え器560で切り替えればよい。
で、１フレームが360パルスであれば、１フレームを４
等分する必要があるので、カウンタ550に“90"をセット
し、“90パルス”カウントする毎に位相補正タイミング
パルスを発生する。この場合、自走前後の制御方向によ
ってカウンタにセットする値を変化させる必要があるの
で、信号ｊを用いてデコーダD1とD2の出力“2"と“1"と
を切り替え器560で切り替えればよい。
以上のように、本発明のDPLL回路の収束判定器によれ
ば、周波数誤差の検出に対し、自走直前及び直後のDPLL
回路の位相制御方向の異同により、誤差検出結果に補正
を加えているので、正確な周波数誤差を検出できるとい
う効果が得られる。
ば、周波数誤差の検出に対し、自走直前及び直後のDPLL
回路の位相制御方向の異同により、誤差検出結果に補正
を加えているので、正確な周波数誤差を検出できるとい
う効果が得られる。
第１図は本発明に係るDPLL回路の収束判定器の原理ブロ
ック図、 第２図は第１図に示したDPLL回路の収束判定器の一実施
例を示す回路図、 第３図は本発明において初期収束信号RD1の発生を説明
するためのタイムチャート図、 第４図は本発明の一実施例の動作を説明するためのタイ
ムチャート図、 第５図は本発明においてDPLL回路の自走動作を説明する
ためのタイムチャート図、 第６図は本発明においてDPLL回路の周波数誤差検出期間
の開始信号CS、CS′の変化を説明するためのタイムチャ
ート図、 第７図（ａ）及び（ｂ）は第２図の実施例においてクロ
ックウインドウパルスCW及び位相制御方向信号PLを発生
するところを示す回路図、 第８図は本出願人の特願昭61−61325号に開示されたれ
タイミング再生回路を示す回路図、 第９図は第８図の回路動作を示すタイムチャート図、 第10図は第８図の入力パルス制御器の一例を示すブロッ
ク図、 第11図は第10図の入力パルス制御器の動作タイムチャー
ト図、 第12図は第８図に示された従来の収束判定器を示す回路
図、 第13図は、本発明のDPLL回路の収束判定器の周波数誤差
補正手段の別の実施例を示す回路図、 第14図は、本発明のDPLL回路の収束判定器の周波数誤差
補正手段の更に別の実施例を示す回路図、である。 第１図及び第２図において、 １はDPLL回路、２は制御方向検出手段、３は初期収束検
出手段、４は自走実行手段、５は周波数誤差補正手段、
20は収束判定器、を示す。 尚、図中、同一符号は同一又は相当部分を示す。
ック図、 第２図は第１図に示したDPLL回路の収束判定器の一実施
例を示す回路図、 第３図は本発明において初期収束信号RD1の発生を説明
するためのタイムチャート図、 第４図は本発明の一実施例の動作を説明するためのタイ
ムチャート図、 第５図は本発明においてDPLL回路の自走動作を説明する
ためのタイムチャート図、 第６図は本発明においてDPLL回路の周波数誤差検出期間
の開始信号CS、CS′の変化を説明するためのタイムチャ
ート図、 第７図（ａ）及び（ｂ）は第２図の実施例においてクロ
ックウインドウパルスCW及び位相制御方向信号PLを発生
するところを示す回路図、 第８図は本出願人の特願昭61−61325号に開示されたれ
タイミング再生回路を示す回路図、 第９図は第８図の回路動作を示すタイムチャート図、 第10図は第８図の入力パルス制御器の一例を示すブロッ
ク図、 第11図は第10図の入力パルス制御器の動作タイムチャー
ト図、 第12図は第８図に示された従来の収束判定器を示す回路
図、 第13図は、本発明のDPLL回路の収束判定器の周波数誤差
補正手段の別の実施例を示す回路図、 第14図は、本発明のDPLL回路の収束判定器の周波数誤差
補正手段の更に別の実施例を示す回路図、である。 第１図及び第２図において、 １はDPLL回路、２は制御方向検出手段、３は初期収束検
出手段、４は自走実行手段、５は周波数誤差補正手段、
20は収束判定器、を示す。 尚、図中、同一符号は同一又は相当部分を示す。
Claims (4)
- 【請求項１】DPLL回路（１）のマスタークロックと相手
側のクロックとの周波数誤差に基づき受信クロックが無
いフレームにおいて強制的に位相制御されるDPLL回路の
収束判定器において、 前記DPLL回路（１）の自走期間の開始時点及び終了時点
の位相制御方向を検出する制御方向検出手段（２）と、 前記DPLL回路（１）の同期引き込みの収束を検出する初
期収束検出手段（３）と、 前記初期収束後、位相補正を行わないように一定期間、
前記DPLL回路（１）の自走を行わせる自走実行手段
（４）と、 前記自走期間経過後、前記制御方向検出手段（２）の検
出出力に応じて前記DPLL回路（１）の再引き込みに必要
な周波数誤差を検出するために用いられる引き込み開始
信号とその収束信号を発生する周波数誤差補正手段
（５）と、 を備えたことを特徴とするDPLL回路の収束判定器。 - 【請求項２】前記周波数誤差補正手段（５）は、前記制
御方向検出手段（２）が前記自走期間の開始時点及び終
了時点における制御方向の異同により、前記周波数誤差
の検出開始時期を変化させるものである特許請求の範囲
第１項記載のDPLL回路の収束判定器。 - 【請求項３】前記周波数誤差補正手段（５）は、前記制
御方向検出手段（２）が前記自走期間の開始時点及び終
了時点における制御方向の異同により、前記周波数誤差
の検出結果を加減するものである特許請求の範囲第１項
記載のDPLL回路の収束判定器。 - 【請求項４】前記周波数誤差補正手段（５）は、前記制
御方向検出手段（２）が前記自走期間の開始時点及び終
了時点における制御方向の異同により、フレーム内に等
分して発生される位相補正タイミングパルス数を加減さ
せるものである特許請求の範囲第１項記載のDPLL回路の
収束判定器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264350A JPH0752839B2 (ja) | 1986-11-06 | 1986-11-06 | Ｄｐｌｌ回路の収束判定器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264350A JPH0752839B2 (ja) | 1986-11-06 | 1986-11-06 | Ｄｐｌｌ回路の収束判定器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63117519A JPS63117519A (ja) | 1988-05-21 |
| JPH0752839B2 true JPH0752839B2 (ja) | 1995-06-05 |
Family
ID=17401936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61264350A Expired - Fee Related JPH0752839B2 (ja) | 1986-11-06 | 1986-11-06 | Ｄｐｌｌ回路の収束判定器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752839B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2682237B1 (fr) * | 1991-10-04 | 1993-11-19 | Alcatel Cit | Dispositif de detection d'accrochage d'une boucle a verrouillage de phase. |
| EP2079420B1 (en) * | 2006-09-28 | 2014-06-25 | Concepts for Success - C4S e.K. | Method for manufacturing a three dimensionally shaped article comprising hip/thigh panels and a hoop from a plus-shaped blank, and such an article |
| JP4801218B1 (ja) * | 2010-12-21 | 2011-10-26 | 株式会社東和工業 | 男性用下着 |
-
1986
- 1986-11-06 JP JP61264350A patent/JPH0752839B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63117519A (ja) | 1988-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |