JPH04364608A - デイジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】本発明はデイジタル信号処理によるデータ
伝送システム等に使用されるデイジタルＰＬＬ（ＤＰＬ
Ｌ）回路に関するものである。

【０００２】

【従来の技術】従来のＤＰＬＬでは、図７に示すように
、出力クロツク（ＯＣＬＫ）の位相を入力クロツク（Ｉ
ＣＬＫ）と一致する方向へ進退制御を行なう。つまり、
同図において、基準クロツク発振部４０１で得られた基
準クロツク（ＭＣＬＫ）は、可変分周部４０２、さらに
分周部４０３によつて分周され、出力クロツク（ＯＣＬ
Ｋ）が得られる。

【０００３】制御エリア発生部４０６では、出力クロツ
ク（ＯＣＬＫ）を用いて、あらかじめ決められた位相差
量によつて区分された位相制御量を決定するためのエリ
アを発生させる。また、制御エリア判定部４０４におい
ては、入力クロツク（ＩＣＬＫ）と出力クロツク（ＯＣ
ＬＫ）の位相差が、上記エリアのどれに属するかを判定
する。さらに分周比設定部４０５では、制御エリア判定
部４０４で判定されたエリアに対応した位相制御量に相
当する分周比を設定し、その増減により可変分周部４０
２においてクロツクパルスの追加、あるいは削減が行な
われ、出力クロツク（ＯＣＬＫ）の位相を入力クロツク
（ＩＣＬＫ）と一致させる方向へ進み遅れ制御がなされ
る。尚、通常は回路の安定性を考慮し、小さな位相差に
対するエリアにおいては位相制御量を十分に小さく設定
することにより出力クロツク（ＯＣＬＫ）のジツタの抑
制を行なつている。

【０００４】また、従来、図８に示すように、基準クロ
ツク発振部５０１で得られた基準クロツク（ＭＣＬＫ）
は、第１分周部５０２によつて分周されて位相差計数ク
ロツク（ＣＣＬＫ）となり、さらに可変分周部５０３に
よつて分周されて出力クロツク（ＯＣＬＫ）が得られる
。また、位相差検出部５０４においては、位相計数クロ
ツク（ＣＣＬＫ）を用いて入力クロツク（ＩＣＬＫ）と
出力クロツク（ＯＣＬＫ）の位相差が計数される。

【０００５】出力クロツク（ＯＣＬＫ）は弁別窓発生部
５０７にも入力され、位相差の大小を判別する弁別窓（
ＤＷＮＤ）を発生させる。また、制御感度設定部（位相
差大小判定部）５０６には入力クロツク（ＩＣＬＫ）と
上記弁別窓が入力され、入力クロツク（ＩＣＬＫ）と出
力クロツク（ＯＣＬＫ）の位相差が大と判定されたとき
は位相制御感度を高く設定し、その位相差が小と判定さ
れたときは位相制御感度を低く設定する。

【０００６】分周比設定部５０５では、位相差検出部５
０４で検出された位相差に制御感度設定部５０６にて設
定された感度を乗じた量に応じて分周比が設定され、そ
の増減によつて可変分周部５０３においてクロツクパル
スの追加、あるいは削除が行なわれることで、出力クロ
ツク（ＯＣＬＫ）の位相が入力クロツク（ＩＣＬＫ）と
一致する方向へ進み遅れ制御される。

【０００７】このように、従来のＤＰＬＬでは、初期動
作時等、位相差が著しく大きい場合は、位相制御感度を
高めることにより同期がとれるまでの時間（引き込み時
間）を短縮し、逆に位相差が小さい場合は、位相制御感
度を下げることによつて出力クロツク（ＯＣＬＫ）のジ
ツタを抑制するということが行なわれている。

【０００８】

【発明が解決しようとしている課題】しかしながら、上
記従来のＤＰＬＬでは、以下に示すような問題がある。 即ち、図７に示すＤＰＬＬでは、入力クロツク（ＩＣＬ
Ｋ）と出力クロツク（ＯＣＬＫ）の間に大きな周波数ず
れが存在する場合、その周波数ずれに対する制御が間に
合わないという問題がある。

【０００９】これについて、具体例を挙げて説明する。 図７に示したＤＰＬＬにおいて、基準クロツク（ＭＣＬ
Ｋ）を９．６ＭＨｚとし、可変分周部４０２の基本分周
比を８、後段の分周部４０３の分周比を１５０とし、８
ＫＨｚの出力クロツクを得るものとする。また、制御エ
リア発生部４０６により、図９に示すように±π／８，
±π／４，±π／２に境界を持つ７つのエリア（Ｄ−　
，Ｃ−　，Ｂ−　，Ａ，Ｂ＋　，Ｃ＋　，Ｄ＋　）を設
ける。

【００１０】分周比設定部４０５は、通常、分周比８を
設定しており、出力クロツク（ＯＣＬＫ）１周期に１度
だけ、入力クロツク（ＩＣＬＫ）と出力クロツク（ＯＣ
ＬＫ）の位相差が属するエリアに応じて、図９に示すよ
うに分周比の増減を行なう。即ち、エリアＤ−　（位相
差−π〜−π／２）のときは分周比４、エリアＣ−　（
位相差−π／２〜−π／４）のときは分周比６、エリア
Ｂ−　（位相差−π／４〜−π／８）のときは分周比７
、エリアＡ（位相差−π／８〜＋π／８）のときは分周
比８、エリアＢ＋（位相差＋π／８〜＋π／４）のとき
は分周比９、エリアＣ＋　（位相差＋π／４〜＋π／２
）のときは分周比１０、エリアＤ＋　（位相差＋π／２
〜＋π）のときは分周比１２を出力クロツク（ＯＣＬＫ
）１周期に１度だけ設定する。

【００１１】続く１４９度，基本分周比８を設定するこ
とにより、出力クロツクに対しそれぞれ基準クロツク４
クロツク削除（エリアＤ−　），２クロツク削除（エリ
アＣ−），１クロツク削除（エリアＢ−　），１クロツ
ク追加（エリアＢ＋　），２クロツク追加（エリアＣ＋
　），４クロツク追加（エリアＤ＋　）が行なわれ、出
力クロツクの進み遅れ制御を行なう。

【００１２】ここで、出力クロツク（ＯＣＬＫ）の周波
数に対し、入力クロツクの周波数が０．１％高い場合を
考えると、上記エリアＢ−　における位相制御量（基準
クロツク１クロツク削除）は、周波数０．０８３％の増
加制御に相当するにすぎない。このため、周波数差に対
する制御が間に合わず、結果として出力クロツク（ＯＣ
ＬＫ）は、エリアＢ−　とエリアＣ−　（周波数０．１
６７％の増加制御）との境界である位相差−π／４付近
にとどまる。つまり、入力クロツク（ＩＣＬＫ）に対し
て出力クロツク（ＯＣＬＫ）のロツクする点が、所望の
位置から大きくずれることになる。

【００１３】よつて、上記ＤＰＬＬにおいては、出力ク
ロツク（ＯＣＬＫ）のジツタと位相ロツク点のいずれか
を犠牲にするか、あるいは妥協点を見つけることで位相
制御量を設定している。また、図８に示した従来のＤＰ
ＬＬにおいては、出力クロツクのジツタの振幅が大きい
場合、位相差小と判定する（位相制御感度を低く設定す
る）弁別窓を広く設定すると初期引き込み時間の短縮の
妨げとなり、また、弁別窓を狭く設定すると出力クロツ
クのジツタの抑制が十分に行なえないという問題がある
。

【００１４】このため、初期動作時における引き込み時
間の短縮と出力クロツクのジツタの抑制のいずれかを犠
牲にするか、あるいは妥協して位相制御量や弁別窓を設
定するということが行なわれている。本発明はかかる点
に鑑みて成されたものであり、その目的とするところは
、複雑な制御を行なうことなく出力クロツクのジツタを
抑制し、さらに周波数差が存在する場合においても、所
望のロツク点が得られる高性能なＤＰＬＬを提供するこ
とにある。

【００１５】また、本発明の目的は、初期動作時におけ
る引き込み時間を大幅に短縮し、さらにその後の定常状
態における出力クロツクのジツタを十分に抑制できる高
性能なＤＰＬＬを提供することである。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は以下の構成を備える。即ち、請求項１に記
載の発明によれば、あらかじめ決められた位相差量によ
つて区分された領域に応じて位相制御量を決定するデイ
ジタルＰＬＬ回路において、入出力信号の周波数差を検
出する手段と、検出された周波数差に応じて、前記領域
を所定量シフトする手段とを備える。

【００１７】また、請求項２に記載の発明によれば、入
出力信号の位相差量を検出する検出手段を備え、検出さ
れた位相差量に応じて位相制御感度を設定するデイジタ
ルＰＬＬ回路において、前記検出手段は、ヒステリシス
特性を有する位相差量の大小判定手段を備える。

【００１８】さらに、請求項３に記載の発明によれば、
入出力信号の位相差量を検出する検出手段を備え、検出
された位相差量に所定の位相制御感度を乗じた量に応じ
て位相制御量を設定するデイジタルＰＬＬ回路において
、外部から位相制御感度を設定する手段を備える。

【００１９】

【作用】以上の構成において、周波数差が存在しても所
望のロツク点からのズレを最小限に抑え、さらに引き込
み時間を短縮して出力クロツクのジツタを抑制するよう
に機能する。

【００２０】

【実施例】以下、添付図面を参照して、本発明に係る好
適な実施例を詳細に説明する。 ＜第１実施例＞図１は、本発明の第１の実施例に係るＤ
ＰＬＬの構成を示すブロツク図である。同図において、
基準クロツク発振部１０１の出力が可変分周部１０２に
入力され、可変分周部１０２の出力は分周部１０３に入
力される。そして、その出力が出力クロツク（ＯＣＬＫ
）となる。

【００２１】出力クロツク（ＯＣＬＫ）は、制御エリア
発生部１０６と周波数ズレ検出部１０８に入力され、周
波数ズレ検出部１０８には、さらに入力クロツク（ＩＣ
ＬＫ）が入力される。制御エリアシフト部１０７の入力
の内、一方の入力には制御エリア発生部１０６からの出
力が入力され、他方の入力には周波数ズレ検出部１０８
の出力が入力される。また、制御エリア判定部１０４の
入力には、入力クロツク（ＩＣＬＫ）と制御エリアシフ
ト部１０７の出力が接続され、制御エリア判定部１０４
の出力は分周比設定部１０５に入力される。そして、そ
の出力が可変分周部１０２の入力となる。

【００２２】次に、以上の構成をとるＤＰＬＬの動作に
ついて説明する。基準クロツク発振部１０１にて発生し
た基準クロツク（ＭＣＬＫ）は、可変分周部１０２によ
り分周比設定部１０５に設定された分周比で分周され、
さらに分周部１０３による分周にて出力クロツク（ＯＣ
ＬＫ）が得られる。制御エリア発生部１０６においては
、あらかじめ決められた位相差量によつて区分された位
相制御量を決定するためのエリアを発生させる。また、
周波数ズレ検出部１０８では入力クロツク（ＩＣＬＫ）
と出力クロツク（ＯＣＬＫ）の間の周波数ズレを検出す
る。

【００２３】制御エリアシフト部１０７においては、周
波数ズレ検出部１０８にて検出した周波数ズレに応じて
、上記エリアをシフトする。即ち、入力クロツク（ＩＣ
ＬＫ）の周波数が出力クロツク（ＯＣＬＫ）に対して高
いことが検出された場合は、後述するように全エリアを
右（後）へシフトし、入力クロツク（ＩＣＬＫ）の周波
数が出力クロツク（ＯＣＬＫ）に対して低いことが検出
された場合は、エリアを左（前）へシフトする。また、
制御エリア判定部１０４では、現位相差が制御エリアシ
フト部１０７によりシフトされたエリアのいずれに属す
るかを判定する。さらに分周比設定部１０５では、制御
エリア判定部１０４で判定されたエリアに対応した位相
制御量に相当する分周比が設定され、その増減により可
変分周部１０２においてクロツクパルスの追加、あるい
は削除が行なわれ、出力クロツク（ＯＣＬＫ）の位相を
入力クロツク（ＩＣＬＫ）と一致させる方向へ進み遅れ
制御が成される。

【００２４】具体的には、図１において基準クロツク（
ＭＣＬＫ）を９．６ＭＨｚとし、可変分周部１０２の基
本分周比を８、後段の分周部１０３の分周比を１５０と
して、８ＫＨｚの出力クロツク（ＯＣＬＫ）を得るもの
とする。制御エリア発生部１０６により、図２のアに示
すように、±π／８，±π／４，±π／２に境界を持つ
７つのエリア（Ｄ−　，Ｃ−　，Ｂ−　，Ａ，Ｂ＋　，
Ｃ＋　，Ｄ＋　）を設ける。また、制御エリアシフト部
１０７においては、入力クロツク（ＩＣＬＫ）の周波数
が出力クロツク（ＯＣＬＫ）に対して高いことが検出さ
れた場合は、上記エリアを右（後）へπ／４シフトし（
図２のイ）、入力クロツク（ＩＣＬＫ）の周波数が出力
クロツク（ＯＬＣＫ）に対して低いことが検出された場
合は、エリアを左（前）へπ／４シフトする（図２のウ
）。但し、±０．０５％内の周波数ズレは検出しない。

【００２５】分周比設定部１０５は、通常、基本分周比
８を設定しており、出力クロツク（ＯＣＬＫ）１周期に
つき１度だけ制御エリア判定部１０４により判定された
現位相差が属するエリアに応じて、図３に示す分周比の
増減を行なう。即ち、エリアＤ−　のときは分周比４、
エリアＣ−　のときは分周比６、エリアＢ−　のときは
分周比７、エリアＡのときは分周比８、エリアＢ＋　の
ときは分周比９、エリアＣ＋　のときは分周比１０、エ
リアＤ＋　のときは分周比１２を、出力クロツク（ＯＣ
ＬＫ）１周期に１度だけ設定する。

【００２６】続く１４９度、基本分周比８を設定するこ
とにより、出力クロツク（ＯＣＬＫ）に対し、それぞれ
基準クロツク（ＭＣＬＫ）について４クロツク削除（エ
リアＤ−　），２クロツク削除（エリア（Ｃ−　），１
クロツク削除（エリアＢ−　），１クロツク追加（エリ
アＢ＋　），２クロツク追加（エリアＣ＋　），４クロ
ツク追加（エリアＤ＋　）を行なうことで、出力クロツ
ク（ＯＣＬＫ）の進退制御を行なう。

【００２７】ここで、出力クロツク（ＯＣＬＫ）の周波
数に対し、入力クロツク（ＩＣＬＫ）の周波数が０．１
％高い場合を考えると、周波数ズレ検出部１０８によつ
て周波数ズレが検出され、制御エリアシフト部１０７に
よつてエリアが右（後）へπ／４シフトされ（図２のイ
）、位相差θはθ＋π／４として扱われることになる。 エリアＢ−　における位相制御量は周波数０．０８３％
の増加に相当し、エリアＣ−　における位相制御量は周
波数０．１６７％の増加に相当するため、出力クロツク
（ＯＣＬＫ）はシフトされたエリアＢ−　とエリアＣ−
　との境界、即ち、所望のロツク点付近にとどまること
になる。

【００２８】以上説明したように、第１の実施例によれ
ば、あらかじめ決められた位相差量によつて区分された
エリアに応じて位相制御量を決定するＤＰＬＬにおいて
、検出された周波数差に応じてエリアをシフトすること
で、入力クロツク（ＩＣＬＫ）と出力クロツク（ＯＣＬ
Ｋ）との間に周波数差が存在する場合においても容易に
出力クロツク（ＯＣＬＫ）のジツタを抑制でき、さらに
所望のロツク点付近での同期が可能になるという効果が
ある。

【００２９】＜第２実施例＞次に、本発明の第２の実施
例に係るＤＰＬＬについて詳細に説明する。図４は、第
２実施例に係るＤＰＬＬの構成を示すブロツク図である
。図において、基準クロツク発振部２０１の出力は第１
分周部２０２に入力され、第１分周部２０２の出力は可
変分周部２０３に入力されて、この可変分周部２０３の
出力が出力クロツク（ＯＣＬＫ）となる。そして、出力
クロツク（ＯＣＬＫ）は弁別窓発生部２０７に入力され
、その出力は弁別窓選択部２０８に入力される。弁別窓
選択部２０８の他の入力には、制御感度設定部２０６の
出力が接続される。

【００３０】制御感度設定部１０６の一方の入力には、
入力クロツク（ＩＣＬＫ）が入力され、他方の入力には
弁別窓選択部２０８からの信号が入力される。また、位
相差検出部２０４には入力クロツク（ＩＣＬＫ）と出力
クロツク（ＯＣＬＫ）、及び第１分周部２０２の出力が
入力される。そして、分周比設定部２０５には、位相差
検出部２０４の出力と制御感度設定部２０６の出力が入
力され、分周比設定部２０５の出力は可変分周部２０３
の入力となる。

【００３１】上記の基準クロツク発振部２０１で得られ
た基準クロツク（ＭＣＬＫ）は、最初に第１分周部２０
２によつて分周されて位相差計数クロツク（ＣＣＬＫ）
となり、次に可変分周部２０３によつて、分周比設定部
２０５に設定された分周比で分周し、出力クロツク（Ｏ
ＬＣＫ）が得られる。位相差検出部２０４では、位相差
計数クロツク（ＣＣＬＫ）を用いて入力クロツク（ＩＣ
ＬＫ）と出力クロツク（ＯＣＬＫ）の位相差が計数され
る。また、弁別窓発生部２０７では、出力クロツク（Ｏ
ＣＬＫ）より位相差の大小判定のための弁別窓を２つ生
成する。

【００３２】即ち、弁別窓の一方は、図５（ａ）に示す
ように位相差小と判定する範囲である弁別窓が広く（Ｄ
ＷＮＤ１）、他方は狭い（ＤＷＮＤ２）。そして、弁別
窓選択部２０８では、前回の位相制御感度の大小（位相
差の大小）に応じて、２つの弁別窓の内の一方を選択す
る。つまり、前回、位相差が小と判定されていた（大き
い制御感度が設定されていた）場合は、弁別窓の広いも
の（ＤＷＮＤ１）を選択し、逆に位相差大と判定されて
いた（小さい制御感度が設定されていた）場合は、弁別
窓の狭いもの（ＤＷＮＤ２）を選択する。制御感度設定
部（位相差大小判定部）２０６では、弁別窓選択部２０
８で選択された弁別窓を用いて、入力クロツク（ＩＣＬ
Ｋ）と出力クロツク（ＯＣＬＫ）の位相差の大小を判定
し、位相差小と判定した場合は小さい位相制御感度を設
定し、位相差大と判定した場合は大きい位相制御感度を
設定する。尚、図５（ｂ）は、ヒステリシス特性によら
ない従来の位相差の大小判定に対する弁別窓の例を示す
。

【００３３】分周比設定部２０５は、位相差検出部２０
４で検出された位相差に制御感度設定部２０６で設定さ
れた感度を乗じた量に応じて可変分周部２０３の分周比
を設定する。この分周比の増減により、出力クロツク（
ＯＣＬＫ）に対しクロツクパルスの追加、あるいは削除
を行ない、出力クロツク（ＯＣＬＫ）の位相を入力クロ
ツク（ＩＣＬＫ）と一致させる方向へ進退制御を行なう
。

【００３４】以上説明したように、本実施例によれば、
入力クロツクと出力クロツクの位相差が大きいときは出
力クロツクの位相制御感度を高く設定し、位相差が小さ
いときは出力クロツクの位相制御感度を低く設定するこ
とで、初期動作時等、位相差が著しい場合、位相差が十
分小さくなるまで大きな位相制御を続行でき、引き込み
時間の大幅な短縮が可能となるという効果がある。

【００３５】また、引き込み完了後の定常状態において
、ジツタに対し十分に大きい位相差にも小さい位相制御
を行なうことで、出力クロツクのジツタを十分に抑制で
きるという効果がある。

【００３６】＜第３実施例＞次に、本発明の第３の実施
例に係るＤＰＬＬについて詳細に説明する。図６は、第
３実施例に係るＤＰＬＬの構成を示すブロツク図である
。図において、基準クロツク発振部３０１の出力は第１
分周部３０２に入力され、第１分周部３０２の出力は可
変分周部３０３に入力される。そして、その出力が出力
クロツク（ＯＣＬＫ）となる。位相差検出部３０４には
出力クロツク（ＯＣＬＫ）と第１分周部３０２の出力、
さらにデイジタル信号処理部（付図示）よりの入力クロ
ツク（ＩＣＬＫ）が入力され、また、制御感度設定部３
０６へもデイジタル信号処理部からの信号が入力される
。

【００３７】分周比設定部３０５の一方の入力には位相
差検出部３０４からの出力、他方の入力には制御感度設
定部３０６の出力が入力され、その出力は可変分周部３
０３の入力となる。基準クロツク発振部３０１で得られ
た基準クロツク（ＭＣＬＫ）は第１分周部３０２によつ
て分周されて位相差計数クロツク（ＣＣＬＫ）となり、
さらに可変分周部３０３によつて分周比設定部３０５に
設定された分周比で分周し、出力クロツク（ＯＬＣＫ）
を得る。不図示のデイジタル信号処理部によつて送信側
のクロツクが再生され、再生されたクロツクが入力クロ
ツク（ＩＣＬＫ）となつて、出力クロツク（ＯＣＬＫ）
を受信クロツクとして使用する。また、位相差検出部３
０４において、位相差計数クロツク（ＣＣＬＫ）を用い
て入力クロツク（ＩＣＬＫ）と出力クロツク（ＯＣＬＫ
）の位相差が計数され、制御感度設定部３０６ではデイ
ジタル信号処理部によつて位相制御感度が設定される。

【００３８】分周比設定部３０５では、位相差検出部３
０４において検出された位相差に、制御感度設定部３０
６に設定された感度を乗じた量に応じた位相制御量に対
応した分周比が設定される。そして、その増減により、
可変分周部３０３において入力クロツク（ＩＣＬＫ）に
対して出力クロツク（ＯＣＬＫ）の位相を一致させる方
向に進み遅れ制御がされる。

【００３９】次に、ＣＣＩＴＴ勧告Ｖ．２９を例にとり
、デイジタル信号処理部による制御感度の設定について
説明する。ＣＣＩＴＴ勧告Ｖ．２９によると、データモ
ードの前に受信動作の準備としてトレーニングモードが
設けられており、その中でタイミング引込用としてセグ
メント２がある。

【００４０】モデムにおける等化器（ＥＱＵＡＬＩＺＥ
Ｒ　）は、変調タイミングと受信動作タイミングの位相
差によつてその性能が大きく低下するために、このセグ
メント２の間にタイミング位相差を微小にできなかつた
場合、続いて行なわれる等化器の調整（セグメント３）
が正しく行なわれない場合がある。

【００４１】そこで、トレーニング期間中においては、
デイジタル信号処理部によつて位相制御感度を高く設定
し、十分に大きな位相制御を行なうことにより高速にタ
イミング位相同期を行なつている。そして、トレーニン
グ終了後は、位相制御感度を下げ、小さな位相制御しか
行なわないことにより位相ジツタを十分に抑制している
。

【００４２】以上説明したように、本実施例によれば、
入力クロツクと出力クロツクの位相差に外部から自在に
設定できる位相制御感度を乗じ、その値に応じた位相制
御量を設定することで、複雑な制御を行なわず、初期動
作時等の位相差が著しく大きい場合に、引き込み時間を
大幅に短縮できるという効果がある。また、引き込み完
了後の定常状態において出力クロツクのジツタを十分に
抑制できるという効果がある。

【００４３】尚、上記実施例では、モデムにおけるトレ
ーニング終了時の制御感度の切り換えについて説明した
が、モデムに限らずフアクシミリ装置等、他のデータ伝
送機器にも応用が可能である。本発明は、複数の機器か
ら構成されるシステムに適用しても、１つの機器から成
る装置に適用しても良い。また、本発明はシステム、あ
るいは装置にプログラムを供給することによつて達成さ
れる場合にも適用できることは言うまでもない。

【００４４】

【発明の効果】以上説明したように、本発明のＤＰＬＬ
回路によれば、複雑な制御を行なうことなく出力クロツ
クのジツタを抑制し、さらに周波数差が存在する場合に
おいても、所望のロツク点からのズレを最小限に抑える
ことが可能になるという効果がある。また、請求項２、
あるいは請求項３に記載の発明によれば、同期がとれる
までの引き込み時間を短縮でき、引き込み完了後の定常
状態における出力ジツタを抑えることができるという効
果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＤＰＬＬの構成を
示すブロツク図、

【図２】第１実施例のＤＰＬＬに係る位相差とエリアの
関係を示す図、

【図３】第１実施例に係るエリアと分周比との関係を示
す図、

【図４】第２実施例に係るＤＰＬＬの構成を示すブロツ
ク図、

【図５】第２実施例の弁別窓発生部にて生成する位相差
の大小判定のための弁別窓、及び従来の弁別窓を示す図
、

【図６】第３実施例に係るＤＰＬＬの構成を示すブロツ
ク図、

【図７】従来のＤＰＬＬの構成を示すブロツク図、

【図
８】従来のＤＰＬＬの構成を示すブロツク図、

【図９】
従来のＤＰＬＬにおける位相差とエリア、及び分周比と
の関係を示す図である。

【符号の説明】

１０１，２０１，３０１　　基準クロツク発振部１０２
，３０３　　可変分周部 １０６　　制御エリア発生部 ２０６，３０６　　制御感度設定部 ２０７　　弁別窓発生部 ２０８　　弁別窓選択部 ３０４　　位相差検出部

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　あらかじめ決められた位相差量によつ
   て区分された領域に応じて位相制御量を決定するデイジ
   タルＰＬＬ回路において、入出力信号の周波数差を検出
   する手段と、検出された周波数差に応じて、前記領域を
   所定量シフトする手段とを備えることを特徴とするデイ
   ジタルＰＬＬ回路。
2. 【請求項２】　　入出力信号の位相差量を検出する検出
   手段を備え、検出された位相差量に応じて位相制御感度
   を設定するデイジタルＰＬＬ回路において、前記検出手
   段は、ヒステリシス特性を有する位相差量の大小判定手
   段を備えることを特徴とするデイジタルＰＬＬ回路。
3. 【請求項３】　　入出力信号の位相差量を検出する検出
   手段を備え、検出された位相差量に所定の位相制御感度
   を乗じた量に応じて位相制御量を設定するデイジタルＰ
   ＬＬ回路において、外部から位相制御感度を設定する手
   段を備えることを特徴とするデイジタルＰＬＬ回路。