JPS63996B2 - - Google Patents
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- JPS63996B2 JPS63996B2 JP57133572A JP13357282A JPS63996B2 JP S63996 B2 JPS63996 B2 JP S63996B2 JP 57133572 A JP57133572 A JP 57133572A JP 13357282 A JP13357282 A JP 13357282A JP S63996 B2 JPS63996 B2 JP S63996B2
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- circuit
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- pulse
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- 238000005070 sampling Methods 0.000 claims description 97
- 230000010355 oscillation Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 18
- 230000003111 delayed effect Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
- H04N7/0352—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for regeneration of the clock signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Television Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えば文字多重放送を受信する装置
に於いて、文字多重信号をサンプリングする為の
サンプリングパルスを発生する回路に好適なサン
プリングパルス発生回路に関する。
に於いて、文字多重信号をサンプリングする為の
サンプリングパルスを発生する回路に好適なサン
プリングパルス発生回路に関する。
文字多重受信装置に於いて、受信した文字多重
信号をサンプリングする為のサンプリングパルス
は一般に、色副搬送周波数scの8/5倍の周波数を
有し、その位相は文字多重信号の前縁部に設けら
れるクロツクライン信号CR（周波数4/5sc）に同
期するようになつている。
信号をサンプリングする為のサンプリングパルス
は一般に、色副搬送周波数scの8/5倍の周波数を
有し、その位相は文字多重信号の前縁部に設けら
れるクロツクライン信号CR（周波数4/5sc）に同
期するようになつている。
第１図は上述したサンプリングパルスを発生す
る為の従来回路を示す回路図である。
る為の従来回路を示す回路図である。
図に於いて、１１は周波数scの信号を入力信
号とし、周波数8scの信号S1を出力するフエイズ
ロツクドループ（以下PLLと称する）である。
１２はJKフリツプフロツプ回路１２１〜１２８
によつて構成される５段リングカウンタ回路であ
る。このうち、JKフリツプフロツプ回路１２１
〜１２５はリングカウンタ本体を成し、JKフリ
ツプフロツプ回路１２６〜１２８は後述する位相
補正回路１４への信号供給用として用いられる。
各JKフリツプフロツプ回路１２１〜１２８は
PLL１１の出力信号S1をクロツク信号としてそ
れぞれ位相が35nsecずつづれた周波数4/5scの信
号を出力する。１３はサンプリングパルス出力回
路である。このサンプリングパルス出力回路１３
はエクスクルージブオア回路１３１によつて構成
され、JKフリツプフロツプ回路１２１，１２３
のＱ出力信号を入力信号として周波数8/5scの信
号をサンプリングパルスSPとして出力する。
号とし、周波数8scの信号S1を出力するフエイズ
ロツクドループ（以下PLLと称する）である。
１２はJKフリツプフロツプ回路１２１〜１２８
によつて構成される５段リングカウンタ回路であ
る。このうち、JKフリツプフロツプ回路１２１
〜１２５はリングカウンタ本体を成し、JKフリ
ツプフロツプ回路１２６〜１２８は後述する位相
補正回路１４への信号供給用として用いられる。
各JKフリツプフロツプ回路１２１〜１２８は
PLL１１の出力信号S1をクロツク信号としてそ
れぞれ位相が35nsecずつづれた周波数4/5scの信
号を出力する。１３はサンプリングパルス出力回
路である。このサンプリングパルス出力回路１３
はエクスクルージブオア回路１３１によつて構成
され、JKフリツプフロツプ回路１２１，１２３
のＱ出力信号を入力信号として周波数8/5scの信
号をサンプリングパルスSPとして出力する。
このサンプリングパルスSPは前述の如く文字
多重信号のクロツクライン信号CRに位相同期さ
せる必要がある。この動作は位相補正回路１４に
よつて行なわれる。この位相補正回路１４はナン
ド回路１４１，１４２、アンド回路１４３によつ
て構成される。以下、位相補正回路１４の動作を
第２図及び第３図の信号波形図を参照しながら説
明する。図に於いて、S2は５段リングカウンタ１
２のJKフリツプフロツプ回路１２５の出力信号
である。この信号S2は前述の如く周波数4/5scの
信号で、PLL１１の出力信号S1を1/10に分周し
たものに相当する。そして、位相補正回路１４は
JKフリツプフロツプ回路１２５の出力信号S2を
基準としてこの信号S2の前後に位置するような
17.5nsec幅の前縁パルスP1、後縁パルスP2を作
る。そして、このパルスP1，P2を第１図に示す
クロツクランゲート信号Ｇとクロツクランイン信
号CRとでゲートする。クロツクランゲート信号
Ｇの詳細は後述するがクロツクランイン信号CR
の５周期目の０レベルの位置で０レベルとなり、
文字多重信号からクロツクライン信号を抽出する
パルスである。位相補正回路１４によつてゲート
されたパルスはJKフリツプフロツプ回路１２５
のセツト信号として用いられる。今、基準信号S2
の位相がクロツクライン信号CRの位相よりも遅
れているとすれば、前縁パルスP1がゲートされ、
JKフリツプフロツプ回路１２５は前縁パルスP1
にセツト状態とされる。これにより、基準信号S2
の位相がPLL１１の出力信号S1の一周期分、つ
まり35nsec（36゜）進められることになる。逆に、
基準信号S2の位相がクロツクランイン信号CRの
位相よりも進んでいるとすれば、後縁パルスP2
がゲートされ、JKフリツプフロツプ回路１２５
は後縁パルスP2によつてセツト状態とされる。
これにより、基準信号S2の位相が35nsec（36゜）遅
らされることになる。このように、基準信号S2を
35nsec遅らせたり、進めたりすることにより、５
段リングカウンタ回路１２の動作をクロツクラン
イン信号CRに同期させることができる。これに
より、サンプリングパルスSPの位相をクロツク
ランイン信号CRに同期させることができる。な
お、このような位相補正動作に於いては、位相補
正動作が完了したとき、第３図に示すように基準
信号S2とクロツクランイン信号CRとの位相差を
基準信号S2がクロツクランイン信号CRより遅れ
た０〜35nsecの範囲内に収めることができる。ま
た、基準信号S2とクロツクランイン信号CRとの
位相差が最も大きい場合、つまり180゜（175nsec）
の位相差があるような場合でも、クロツクランイ
ン信号CRの５周期分で位相補正を完了すること
ができる。したがつて、クロツクランゲート信号
Ｇは前述の如くクロツクランイン信号CRの５周
期目の０レベルの位置で０レベルとなるように設
定されている。
多重信号のクロツクライン信号CRに位相同期さ
せる必要がある。この動作は位相補正回路１４に
よつて行なわれる。この位相補正回路１４はナン
ド回路１４１，１４２、アンド回路１４３によつ
て構成される。以下、位相補正回路１４の動作を
第２図及び第３図の信号波形図を参照しながら説
明する。図に於いて、S2は５段リングカウンタ１
２のJKフリツプフロツプ回路１２５の出力信号
である。この信号S2は前述の如く周波数4/5scの
信号で、PLL１１の出力信号S1を1/10に分周し
たものに相当する。そして、位相補正回路１４は
JKフリツプフロツプ回路１２５の出力信号S2を
基準としてこの信号S2の前後に位置するような
17.5nsec幅の前縁パルスP1、後縁パルスP2を作
る。そして、このパルスP1，P2を第１図に示す
クロツクランゲート信号Ｇとクロツクランイン信
号CRとでゲートする。クロツクランゲート信号
Ｇの詳細は後述するがクロツクランイン信号CR
の５周期目の０レベルの位置で０レベルとなり、
文字多重信号からクロツクライン信号を抽出する
パルスである。位相補正回路１４によつてゲート
されたパルスはJKフリツプフロツプ回路１２５
のセツト信号として用いられる。今、基準信号S2
の位相がクロツクライン信号CRの位相よりも遅
れているとすれば、前縁パルスP1がゲートされ、
JKフリツプフロツプ回路１２５は前縁パルスP1
にセツト状態とされる。これにより、基準信号S2
の位相がPLL１１の出力信号S1の一周期分、つ
まり35nsec（36゜）進められることになる。逆に、
基準信号S2の位相がクロツクランイン信号CRの
位相よりも進んでいるとすれば、後縁パルスP2
がゲートされ、JKフリツプフロツプ回路１２５
は後縁パルスP2によつてセツト状態とされる。
これにより、基準信号S2の位相が35nsec（36゜）遅
らされることになる。このように、基準信号S2を
35nsec遅らせたり、進めたりすることにより、５
段リングカウンタ回路１２の動作をクロツクラン
イン信号CRに同期させることができる。これに
より、サンプリングパルスSPの位相をクロツク
ランイン信号CRに同期させることができる。な
お、このような位相補正動作に於いては、位相補
正動作が完了したとき、第３図に示すように基準
信号S2とクロツクランイン信号CRとの位相差を
基準信号S2がクロツクランイン信号CRより遅れ
た０〜35nsecの範囲内に収めることができる。ま
た、基準信号S2とクロツクランイン信号CRとの
位相差が最も大きい場合、つまり180゜（175nsec）
の位相差があるような場合でも、クロツクランイ
ン信号CRの５周期分で位相補正を完了すること
ができる。したがつて、クロツクランゲート信号
Ｇは前述の如くクロツクランイン信号CRの５周
期目の０レベルの位置で０レベルとなるように設
定されている。
しかしながら、上記構成に於いては次のような
欠点がある。以下、これを第４図及び第５図を参
照しながら説明する。第４図はクロツクランイン
信号CRに対して０〜35nsecの範囲内で位相が遅
れた状態で同期する基準信号S2及びこの基準信号
S2に同期したサンプリングパルスSPを示す。な
お、上記構成ではサンプリングパルスSPは基準
信号S2に対して35nsecの位相差を有する。
欠点がある。以下、これを第４図及び第５図を参
照しながら説明する。第４図はクロツクランイン
信号CRに対して０〜35nsecの範囲内で位相が遅
れた状態で同期する基準信号S2及びこの基準信号
S2に同期したサンプリングパルスSPを示す。な
お、上記構成ではサンプリングパルスSPは基準
信号S2に対して35nsecの位相差を有する。
ところで、文字多重信号の前縁に設けられるク
ロツクランイン信号CRは各文字多重信号を通し
て連続的ではなく第５図に示すように水平同期信
号SHからの位相にして約±0.35μsecの範囲にわた
つて位相が変化する。この為、基準信号S2はクロ
ツクランイン信号CRの位相が変化して位相補正
動作がかかると35nsec位相が変化することにな
る。つまり、35nsec分のジツタを持つことにな
る。これにより、サンプリングパルスSPも
35nsec分のジツタを持つことになる。このサンプ
リングパルスSPのジツタはサンプリングによつ
て得られるデータの誤まりを招く等といつた大き
な影響をもたらす為、できるだけ小さい方がよ
い。第１図の構成で上述したジツタを小さくする
にはPLL１１の出力周波数を高くする以外に方
法が考えられるが、あまり高い周波数を使うこと
は素子の動作速度の点等から望ましくない。ま
た、周波数を高くすれば、リングカウンタの段数
が多くなり、クロツクランイン信号CRと基準信
号S2の位相差が大きい場合等には、クロツクラン
イン信号CRの部分だけでは位相補正ができなく
なるという難点がある。
ロツクランイン信号CRは各文字多重信号を通し
て連続的ではなく第５図に示すように水平同期信
号SHからの位相にして約±0.35μsecの範囲にわた
つて位相が変化する。この為、基準信号S2はクロ
ツクランイン信号CRの位相が変化して位相補正
動作がかかると35nsec位相が変化することにな
る。つまり、35nsec分のジツタを持つことにな
る。これにより、サンプリングパルスSPも
35nsec分のジツタを持つことになる。このサンプ
リングパルスSPのジツタはサンプリングによつ
て得られるデータの誤まりを招く等といつた大き
な影響をもたらす為、できるだけ小さい方がよ
い。第１図の構成で上述したジツタを小さくする
にはPLL１１の出力周波数を高くする以外に方
法が考えられるが、あまり高い周波数を使うこと
は素子の動作速度の点等から望ましくない。ま
た、周波数を高くすれば、リングカウンタの段数
が多くなり、クロツクランイン信号CRと基準信
号S2の位相差が大きい場合等には、クロツクラン
イン信号CRの部分だけでは位相補正ができなく
なるという難点がある。
また、以上の説明では、クロツクランゲート信
号Ｇの位相は変化しないものとして説明してきた
が、このクロツクランゲート信号Ｇの位相も実際
は変化する。このクロツクランゲート信号Ｇの位
相変化はその位相が一定であるにもかかわらず、
上述したようなクロツクランインパルスCRの位
相変化によつて相対的に変化する場合もあるし、
クロツクランイン信号CRの位相は一定であるが、
クロツクランゲート信号CRの位相自体が独立に
変化する場合もある。このようにクロツクランゲ
ート信号GGの位相が変化すると、詳細は後述す
るがサンプリングパルスSPのジツタはさらに大
きくなる。
号Ｇの位相は変化しないものとして説明してきた
が、このクロツクランゲート信号Ｇの位相も実際
は変化する。このクロツクランゲート信号Ｇの位
相変化はその位相が一定であるにもかかわらず、
上述したようなクロツクランインパルスCRの位
相変化によつて相対的に変化する場合もあるし、
クロツクランイン信号CRの位相は一定であるが、
クロツクランゲート信号CRの位相自体が独立に
変化する場合もある。このようにクロツクランゲ
ート信号GGの位相が変化すると、詳細は後述す
るがサンプリングパルスSPのジツタはさらに大
きくなる。
この発明は上記の事情に対処すべくなされたも
ので、例えば第１図に示すようなクロツクランイ
ン信号CRやクロツクランゲート信号Ｇのうち特
にクロツクランゲート信号Ｇの位相が変化して
も、PLL１１の出力周波数をそのままにしてサ
ンプリングパルスのジツタを小さい範囲に抑える
ことができるサンプリングパルス発生回路を提供
することを目的とする。
ので、例えば第１図に示すようなクロツクランイ
ン信号CRやクロツクランゲート信号Ｇのうち特
にクロツクランゲート信号Ｇの位相が変化して
も、PLL１１の出力周波数をそのままにしてサ
ンプリングパルスのジツタを小さい範囲に抑える
ことができるサンプリングパルス発生回路を提供
することを目的とする。
この発明は、入力信号の周波数のＮ（自然数）
倍の周波数を有する信号を出力する発振手段と、
この発振手段の発振出力信号を分周し、前記入力
信号と同一周波数を有する信号を得る分周手段
と、この分周手段の分周出力信号を用いて位相差
が前記発振手段の発振出力周期の半周期分ずつず
れた３つのサンプリングパルスを出力するサンプ
リングパルス出力手段と、前記入力信号のＮ／２
周期分の幅を有する第１のゲートパルスの期間に
前記分周手段の分周出力信号と前記入力信号との
位相差を検出して前記分周手段を初期状態に設定
するという動作を繰り返えすことにより、前記分
周出力信号と前記入力信号との位相差を前記発振
手段の発振出力周期の3/2周期内に収めることが
可能な位相補正手段と、前記分周出力手段と前記
入力信号との最大位相差である3/2周期期間を３
等分し、前記第１のゲートパルスの期間が終了し
た時点より少なくとも前記分周出力周期の１周期
分出力される第２のゲートパルスの期間に、前記
分周出力信号の位相が前記３等分された領域のど
の領域に存在するかを判別する判別手段と、この
判別手段の判別結果を基に前記３つのサンプリン
グパルスのいずれか１つを前記入力信号のサンプ
リングパルスとして選択することにより該サンプ
リングパルスのジツタを前記発振出力周期の半周
期内に収めることが可能なサンプリングパルス切
り換え手段とを具備するように構成したものであ
る。
倍の周波数を有する信号を出力する発振手段と、
この発振手段の発振出力信号を分周し、前記入力
信号と同一周波数を有する信号を得る分周手段
と、この分周手段の分周出力信号を用いて位相差
が前記発振手段の発振出力周期の半周期分ずつず
れた３つのサンプリングパルスを出力するサンプ
リングパルス出力手段と、前記入力信号のＮ／２
周期分の幅を有する第１のゲートパルスの期間に
前記分周手段の分周出力信号と前記入力信号との
位相差を検出して前記分周手段を初期状態に設定
するという動作を繰り返えすことにより、前記分
周出力信号と前記入力信号との位相差を前記発振
手段の発振出力周期の3/2周期内に収めることが
可能な位相補正手段と、前記分周出力手段と前記
入力信号との最大位相差である3/2周期期間を３
等分し、前記第１のゲートパルスの期間が終了し
た時点より少なくとも前記分周出力周期の１周期
分出力される第２のゲートパルスの期間に、前記
分周出力信号の位相が前記３等分された領域のど
の領域に存在するかを判別する判別手段と、この
判別手段の判別結果を基に前記３つのサンプリン
グパルスのいずれか１つを前記入力信号のサンプ
リングパルスとして選択することにより該サンプ
リングパルスのジツタを前記発振出力周期の半周
期内に収めることが可能なサンプリングパルス切
り換え手段とを具備するように構成したものであ
る。
以下、図面を参照してこの発明の一実施例を詳
細に説明する。まず、クロツクランインゲート信
号CRの位相変化に対処する為に現在考えられて
いるサンプリングパルス発生回路を説明する。第
６図はこのような回路のブロツク図であり、第７
図はその具体的構成の一例を示す回路図である。
ここで、説明をわかりやすくする為に第６図の構
成及び動作を第７図を参照しながら説明する。第
７図に於いて、２１はPLLであり、先の第１図
に示すPLL１１と同様に周波数（8sc）の信号S1
を生成する。この信号S1は第１の５段リングカウ
ンタ回路２２に供給される。この５段リングカウ
ンタ回路２２はアンド回路２２１、JKフリツプ
フロツプ回路２２２〜２２７から成る。そして、
各JKフリツプフロツプ回路２２２〜２２７は前
記PLL２１の出力信号S1をアンド回路２２１を
介してクロツク信号として得ることにより、周波
数4/5scの信号を出力する。なお、JKフリツプ
フロツプ回路２２７は後述する位相補正回路２８
や判別回路２９に対して５段リングカウンタ回路
２２の出力信号を供給する為に設けられたもので
ある。
細に説明する。まず、クロツクランインゲート信
号CRの位相変化に対処する為に現在考えられて
いるサンプリングパルス発生回路を説明する。第
６図はこのような回路のブロツク図であり、第７
図はその具体的構成の一例を示す回路図である。
ここで、説明をわかりやすくする為に第６図の構
成及び動作を第７図を参照しながら説明する。第
７図に於いて、２１はPLLであり、先の第１図
に示すPLL１１と同様に周波数（8sc）の信号S1
を生成する。この信号S1は第１の５段リングカウ
ンタ回路２２に供給される。この５段リングカウ
ンタ回路２２はアンド回路２２１、JKフリツプ
フロツプ回路２２２〜２２７から成る。そして、
各JKフリツプフロツプ回路２２２〜２２７は前
記PLL２１の出力信号S1をアンド回路２２１を
介してクロツク信号として得ることにより、周波
数4/5scの信号を出力する。なお、JKフリツプ
フロツプ回路２２７は後述する位相補正回路２８
や判別回路２９に対して５段リングカウンタ回路
２２の出力信号を供給する為に設けられたもので
ある。
２３は第１のサンプリングパルス発生回路であ
り、エクスクルーシブオア回路２３１から成る。
このサンプリングパルス発生回路２３はJKフリ
ツプフロツプ回路２２２，２２４のＱ出力信号の
エクシクルーシブオアを取ることにより周波数8/
５scの第１のサンプリングパルスSP1を導出す
る。
り、エクスクルーシブオア回路２３１から成る。
このサンプリングパルス発生回路２３はJKフリ
ツプフロツプ回路２２２，２２４のＱ出力信号の
エクシクルーシブオアを取ることにより周波数8/
５scの第１のサンプリングパルスSP1を導出す
る。
２４は第２の５段リングカウンタ回路である。
この第２の５段リングカウンタ回路２４はJKフ
リツプフロツプ回路２４１〜２４５によつて構成
される。この場合、初段のJKフリツプフロツプ
回路２４のＪ、Ｋ入力信号としてはそれぞれ第１
の５段リングカウンタ回路２２の初段のJKフリ
ツプフロツプ回路２２２のＱ、出力信号が用い
られている。また、各JKフリツプフロツプ回路
２４１〜２４５はPLL２１の出力信号S1をイン
バータ回路２５にて反転した信号をクロツク信号
として得ている。これにより、各JKフリツプフ
ロツプ回路２４１〜２４５の出力信号はそれぞれ
JKフリツプフロツプ回路２２２〜２２６の出力
信号よりも17.5nsec分の位相、即ち、PLL２１の
出力のクロツクの0.5クロツク分位相が遅れた信
号となる。
この第２の５段リングカウンタ回路２４はJKフ
リツプフロツプ回路２４１〜２４５によつて構成
される。この場合、初段のJKフリツプフロツプ
回路２４のＪ、Ｋ入力信号としてはそれぞれ第１
の５段リングカウンタ回路２２の初段のJKフリ
ツプフロツプ回路２２２のＱ、出力信号が用い
られている。また、各JKフリツプフロツプ回路
２４１〜２４５はPLL２１の出力信号S1をイン
バータ回路２５にて反転した信号をクロツク信号
として得ている。これにより、各JKフリツプフ
ロツプ回路２４１〜２４５の出力信号はそれぞれ
JKフリツプフロツプ回路２２２〜２２６の出力
信号よりも17.5nsec分の位相、即ち、PLL２１の
出力のクロツクの0.5クロツク分位相が遅れた信
号となる。
２６は第２のサンプリングパルス出力回路であ
り、エクシクルーシブオア回路２６１によつて構
成される。このエクシクルーシブオア回路２６１
はJKフリツプフロツプ回路２４１，２４３のＱ
出力信号のエクシクルーシブオアを取ることによ
り周波数（8/5sc）の第２のサンプリングパルス
SP2を導出する。この第２のサンプリングパルス
SP2は先の第１のサンプリングパルスSP1よりも
位相が17.5nsec分ずれている。
り、エクシクルーシブオア回路２６１によつて構
成される。このエクシクルーシブオア回路２６１
はJKフリツプフロツプ回路２４１，２４３のＱ
出力信号のエクシクルーシブオアを取ることによ
り周波数（8/5sc）の第２のサンプリングパルス
SP2を導出する。この第２のサンプリングパルス
SP2は先の第１のサンプリングパルスSP1よりも
位相が17.5nsec分ずれている。
２７は第１、第２のサンプリングパルス出力回
路２３，２６から出力される第１、第２のサンプ
リングパルスSP1，SP2を切り換えるサンプリン
グパルス切換回路である。このサンプリングパル
ス切換回路２７はナンド回路２７１〜２７３から
成る。なお、このサンプリングパルス切換回路２
７の切り換え動作は後述する判別回路２９によつ
て制御される。
路２３，２６から出力される第１、第２のサンプ
リングパルスSP1，SP2を切り換えるサンプリン
グパルス切換回路である。このサンプリングパル
ス切換回路２７はナンド回路２７１〜２７３から
成る。なお、このサンプリングパルス切換回路２
７の切り換え動作は後述する判別回路２９によつ
て制御される。
位相補正回路２８はナンド回路２８１，２８
２、アンド回路２８３によつて構成される。この
位相補正回路２８は第１、第２の５段リングカウ
ンタ回路２２，２４の出力信号及びクロツクラン
イン信号CR、それに第１のクロツクランゲート
信号G1を用いて第１、第２の５段リングカウン
タ回路２２，２４の動作をクロツクランイン信号
CRに同期させるもので、先に第１図に示す位相
補正回路１４と同じような動作を行なう。判別回
路２９はナンド回路２９１，２９２、JKフリツ
プフロツプ回路２９３から成る。この判別回路２
９は第１、第２の５段リングカウンタ回路２２，
２４の出力信号及びクロツクランイン信号CRを
インバータ回路３０にて反転した信号、それに第
２のクロツクランゲート信号G2を用いて、第１、
第２の５段リングカウンタ回路２２，２４のカウ
ント動作がクロツクランイン信号CRに対して０
〜17.5nsecの範囲内で位相が遅れた状態で同期し
ているのか、17.5〜35nsecの範囲内で位相が遅れ
た状態で同期しているのかを判別し、この判別結
果に基づいてサンプリングパルス切換え回路２７
の切り換え動作を制御する制御信号を導出する。
２、アンド回路２８３によつて構成される。この
位相補正回路２８は第１、第２の５段リングカウ
ンタ回路２２，２４の出力信号及びクロツクラン
イン信号CR、それに第１のクロツクランゲート
信号G1を用いて第１、第２の５段リングカウン
タ回路２２，２４の動作をクロツクランイン信号
CRに同期させるもので、先に第１図に示す位相
補正回路１４と同じような動作を行なう。判別回
路２９はナンド回路２９１，２９２、JKフリツ
プフロツプ回路２９３から成る。この判別回路２
９は第１、第２の５段リングカウンタ回路２２，
２４の出力信号及びクロツクランイン信号CRを
インバータ回路３０にて反転した信号、それに第
２のクロツクランゲート信号G2を用いて、第１、
第２の５段リングカウンタ回路２２，２４のカウ
ント動作がクロツクランイン信号CRに対して０
〜17.5nsecの範囲内で位相が遅れた状態で同期し
ているのか、17.5〜35nsecの範囲内で位相が遅れ
た状態で同期しているのかを判別し、この判別結
果に基づいてサンプリングパルス切換え回路２７
の切り換え動作を制御する制御信号を導出する。
なお、上記構成では、PLL２１によつて発振
手段が構成され、第１の５段リングカウンタ回路
２２によつて分周手段が構成され、第１のサンプ
リングパルス出力回路２３によつて第１のサンプ
リングパルス出力手段が構成され、第２の５段リ
ングカウンタ回路２４、インバータ回路２５、第
２のサンプリングパルス出力回路２６によつて第
２のサンプリングパルス出力手段が構成され、サ
ンプリングパルス切り換え回路２７によつてサン
プリングパルス切り換え手段が構成され、位相補
正回路２８によつて位相補正手段が構成され、判
別回路２９、インバータ回路３０によつて判別手
段が構成される。
手段が構成され、第１の５段リングカウンタ回路
２２によつて分周手段が構成され、第１のサンプ
リングパルス出力回路２３によつて第１のサンプ
リングパルス出力手段が構成され、第２の５段リ
ングカウンタ回路２４、インバータ回路２５、第
２のサンプリングパルス出力回路２６によつて第
２のサンプリングパルス出力手段が構成され、サ
ンプリングパルス切り換え回路２７によつてサン
プリングパルス切り換え手段が構成され、位相補
正回路２８によつて位相補正手段が構成され、判
別回路２９、インバータ回路３０によつて判別手
段が構成される。
ここで、第６図及び第７図に示す回路の動作を
先の第２図、第３図、それに第８図乃至第１０図
の信号波形図を参照しながら説明する。位相補正
回路２８は先の第１図に示した位相補正回路１４
と同様に位相補正を行なう。すなわち、先の第２
図に示すようにJKフリツプフロツプ回路２２６
のＱ出力信号S2を基準としてこの信号S2の前縁及
び後縁に位置し、幅17.5nsecを有するようなパル
スP1，P2を作る。そして、この前縁パルスP1、
後縁パルスP2をクロツクランイン信号CRにゲー
トする。この場合、前縁パルスP1がゲートされ
れば、基準信号S2は35nsec分位相が進められる。
逆に後縁パルスP2がゲートされれば、基準信号
S2は35nsec位相が遅らされる。このような位相補
正を行なうことによつて、クロツクランイン信号
CRと基準信号S2との位相差が180゜（175nsec）分
あつたとしてもクロツクランイン信号CRの発生
時から５周期目で位相補正動作を完了させること
ができる。そして、基準信号S2とクロツクランイ
ン信号CRとの位相差を基準信号S2がクロツクラ
ンイン信号CRから遅れた状態で０〜35nsecの範
囲内に収めることができる。この為、第１のクロ
ツクランインゲート信号G1は先の第３図に示す
クロツクランゲート信号Ｇと同様にクロツクラン
イン信号CRの５周期目の０レベルの位置で０レ
ベルとなるように設定されている。
先の第２図、第３図、それに第８図乃至第１０図
の信号波形図を参照しながら説明する。位相補正
回路２８は先の第１図に示した位相補正回路１４
と同様に位相補正を行なう。すなわち、先の第２
図に示すようにJKフリツプフロツプ回路２２６
のＱ出力信号S2を基準としてこの信号S2の前縁及
び後縁に位置し、幅17.5nsecを有するようなパル
スP1，P2を作る。そして、この前縁パルスP1、
後縁パルスP2をクロツクランイン信号CRにゲー
トする。この場合、前縁パルスP1がゲートされ
れば、基準信号S2は35nsec分位相が進められる。
逆に後縁パルスP2がゲートされれば、基準信号
S2は35nsec位相が遅らされる。このような位相補
正を行なうことによつて、クロツクランイン信号
CRと基準信号S2との位相差が180゜（175nsec）分
あつたとしてもクロツクランイン信号CRの発生
時から５周期目で位相補正動作を完了させること
ができる。そして、基準信号S2とクロツクランイ
ン信号CRとの位相差を基準信号S2がクロツクラ
ンイン信号CRから遅れた状態で０〜35nsecの範
囲内に収めることができる。この為、第１のクロ
ツクランインゲート信号G1は先の第３図に示す
クロツクランゲート信号Ｇと同様にクロツクラン
イン信号CRの５周期目の０レベルの位置で０レ
ベルとなるように設定されている。
位相補正が完了すると判別回路２９はクロツク
ランイン信号CRと基準信号S2との位相差が０〜
17.5nsecの範囲にあるか、17.5〜35nsecの範囲に
あるかを判別する。すなわち、判別回路２９は第
１、第２の５段リングカウンタ回路２２，２４の
出力信号を用いて第８図に示すように基準信号S2
の前縁に２つのパルスP3，P4を作る。各パルス
P3，P4は幅17.5nsecに設定されており、かつ両者
の位相差は17.5nsecに設定されている。ナンド回
路２９１，２９２はクロツクランイン信号CRを
インバータ回路３０で反転した信号及び第２
のクロツクランゲート信号G2でパルスP3，P4を
ゲートする。この場合、第２のクロツクランゲー
ト信号G2は位相補正動作が完全に終了し、基準
信号S2とクロツクランイン信号CRとの位相関係
が決まつた段階で、２つのパルスP3，P4が反転
クロツクランイン信号によつてどのようにゲ
ートされるかを調べるのに使用されるものである
から、第１のクロツクランインゲート信号G1よ
りも350nsec遅れて０レベルとなるように設定さ
れている。
ランイン信号CRと基準信号S2との位相差が０〜
17.5nsecの範囲にあるか、17.5〜35nsecの範囲に
あるかを判別する。すなわち、判別回路２９は第
１、第２の５段リングカウンタ回路２２，２４の
出力信号を用いて第８図に示すように基準信号S2
の前縁に２つのパルスP3，P4を作る。各パルス
P3，P4は幅17.5nsecに設定されており、かつ両者
の位相差は17.5nsecに設定されている。ナンド回
路２９１，２９２はクロツクランイン信号CRを
インバータ回路３０で反転した信号及び第２
のクロツクランゲート信号G2でパルスP3，P4を
ゲートする。この場合、第２のクロツクランゲー
ト信号G2は位相補正動作が完全に終了し、基準
信号S2とクロツクランイン信号CRとの位相関係
が決まつた段階で、２つのパルスP3，P4が反転
クロツクランイン信号によつてどのようにゲ
ートされるかを調べるのに使用されるものである
から、第１のクロツクランインゲート信号G1よ
りも350nsec遅れて０レベルとなるように設定さ
れている。
このような判別回路２９の動作は基準信号S2と
クロツクランイン信号CRとの位相関係に対応し
て次の２つに区別される。１つは基準信号S2とク
ロツクランイン信号CRとの位相差が第９図ａに
示す状態と同図ｂに示す状態の間にある場合であ
る。すなわち、基準信号S2とクロツクランイン信
号CRとの位相差が17.5〜35nsec間に存在する場
合である。この場合はナンド回路２９１に入力さ
れるパルスP3のみがゲートされる。
クロツクランイン信号CRとの位相関係に対応し
て次の２つに区別される。１つは基準信号S2とク
ロツクランイン信号CRとの位相差が第９図ａに
示す状態と同図ｂに示す状態の間にある場合であ
る。すなわち、基準信号S2とクロツクランイン信
号CRとの位相差が17.5〜35nsec間に存在する場
合である。この場合はナンド回路２９１に入力さ
れるパルスP3のみがゲートされる。
他の１つは基準信号S2とクロツクランイン信号
CRとの位相差が第９図ｂに示す状態と同図ｃに
示す状態の間にある場合である。すなわち、基準
信号S2とクロツクランイン信号CRとの位相差が
０〜17.5nsec間に存在する場合である。この場合
は各ナンド回路２９１，２９２に入力されるパル
スP3，P4の両者が得られる。
CRとの位相差が第９図ｂに示す状態と同図ｃに
示す状態の間にある場合である。すなわち、基準
信号S2とクロツクランイン信号CRとの位相差が
０〜17.5nsec間に存在する場合である。この場合
は各ナンド回路２９１，２９２に入力されるパル
スP3，P4の両者が得られる。
ところで、ナンド回路２９１から出力されるパ
ルスP3はJKフリツプフロツプ回路２９３のセツ
ト信号として使用され、ナンド回路２９２から出
力されるパルスP4はJKフリツプフロツプ回路２
９３のリセツト信号として使用されている。この
為、JKフリツプフロツプ回路２９３の出力状態
も基準信号S2とクロツクランイン信号CRとの位
相差に応じて次の２つの場合に区別される。すな
わち、基準信号S2とクロツクランイン信号CRと
の位相差が17.5〜35nsec内に存在するときは、
JKフリツプフロツプ回路２９３はナンド回路２
９１から出力されるパルスP3によつてセツト状
態とされ、Ｑ出力レベルは１となる。一方、基準
信号S2とクロツクランイン信号CRとの位相差が
０〜17.5nsecのときは、JKフリツプフロツプ回
路２９３は一担はナンド回路２９１から出力され
るパルスP3によつてセツトされるが直にナンド
回路２９２から出力されるパルスP4によつてリ
セツト状態とされる。したがつて、Ｑレベルは０
となる。
ルスP3はJKフリツプフロツプ回路２９３のセツ
ト信号として使用され、ナンド回路２９２から出
力されるパルスP4はJKフリツプフロツプ回路２
９３のリセツト信号として使用されている。この
為、JKフリツプフロツプ回路２９３の出力状態
も基準信号S2とクロツクランイン信号CRとの位
相差に応じて次の２つの場合に区別される。すな
わち、基準信号S2とクロツクランイン信号CRと
の位相差が17.5〜35nsec内に存在するときは、
JKフリツプフロツプ回路２９３はナンド回路２
９１から出力されるパルスP3によつてセツト状
態とされ、Ｑ出力レベルは１となる。一方、基準
信号S2とクロツクランイン信号CRとの位相差が
０〜17.5nsecのときは、JKフリツプフロツプ回
路２９３は一担はナンド回路２９１から出力され
るパルスP3によつてセツトされるが直にナンド
回路２９２から出力されるパルスP4によつてリ
セツト状態とされる。したがつて、Ｑレベルは０
となる。
このように動作するJKフリツプフロツプ回路
２９３のＱ出力信号及び出力信号はサンプリン
グパルス切り換え回路２７の制御信号としてそれ
ぞれナンド回路２７１，２７２に供給される。そ
して、JKフリツプフロツプ回路２９３の出力状
態に応じて、第１、第２のエクスクルーシブオア
回路２３１，２６１から出力される第１、第２の
サンプリングパルスSP1，SP2のいずれか１つが
選択される。
２９３のＱ出力信号及び出力信号はサンプリン
グパルス切り換え回路２７の制御信号としてそれ
ぞれナンド回路２７１，２７２に供給される。そ
して、JKフリツプフロツプ回路２９３の出力状
態に応じて、第１、第２のエクスクルーシブオア
回路２３１，２６１から出力される第１、第２の
サンプリングパルスSP1，SP2のいずれか１つが
選択される。
第１０図はサンプリングパルス切り換え回路２
７の動作を説明する為の信号波形図である。同図
ａはクロツクランイン信号CRを示す。同図ｂは
クロツクランイン信号CRと基準信号S2との位相
差が０〜17.5nsecの範囲内に存在するときの第
１、第２のサンプリングパルスSF1，SF2の位相
を示す。同図ｃは同じく位相差が17.5〜35nsecの
範囲内に存在する場合の第１、第２のサンプリン
グパルスSP1，SP2の位相を示す。同図ｄはサン
プリングパルス切り換え回路２７によつて選択さ
れるサンプリングパルスSPを示す。なお、第１、
第２のサンプリングパルスSP1，SP2の位相差が
17.5nsecあることは前述の通りであるが、第６図
の構成の場合、第１のサンプリングパルスSP1は
第９図に示す如く基準信号S2よりも位相が35nsec
遅れており、また、第２のサンプリングパルス
SP2は52.5nsec遅れている。
７の動作を説明する為の信号波形図である。同図
ａはクロツクランイン信号CRを示す。同図ｂは
クロツクランイン信号CRと基準信号S2との位相
差が０〜17.5nsecの範囲内に存在するときの第
１、第２のサンプリングパルスSF1，SF2の位相
を示す。同図ｃは同じく位相差が17.5〜35nsecの
範囲内に存在する場合の第１、第２のサンプリン
グパルスSP1，SP2の位相を示す。同図ｄはサン
プリングパルス切り換え回路２７によつて選択さ
れるサンプリングパルスSPを示す。なお、第１、
第２のサンプリングパルスSP1，SP2の位相差が
17.5nsecあることは前述の通りであるが、第６図
の構成の場合、第１のサンプリングパルスSP1は
第９図に示す如く基準信号S2よりも位相が35nsec
遅れており、また、第２のサンプリングパルス
SP2は52.5nsec遅れている。
今、クロツクランイン信号CRと基準信号S2と
の位相差が０〜17.5nsecの範囲内にあるとする
と、JKフリツプフロツプ回路２９３はリセツト
状態となるので、サンプリングパルス切り換え回
路２７では第１０図ｂに実線で示す第２のサンプ
リングパルスSP2が選択される。一方、クロツク
ランイン信号CRと基準信号S2との位相差が17.5
〜35nsecの範囲内にあるとすると、JKフリツプ
フロツプ回路２９３がセツト状態となるので、サ
ンプリングパルス切り換え回路２７では第１０図
ｃに実線で示す第１のサンプリングパルスSP1が
選択される。その結果、第９図ｂ，ｃのいずれの
場合も、同図ｄに示すサンプリングパルスが出力
され、そのジツタは17.5nsec以内に収まる。つま
り、クロツクランイン信号CRの位相が変化して
位相補正動作が行なわれ、基準信号S2が35nsec分
ジツタしたとしても、サンプリングパルスはその
半分の17.5nsecしかジツタしないことになる。
の位相差が０〜17.5nsecの範囲内にあるとする
と、JKフリツプフロツプ回路２９３はリセツト
状態となるので、サンプリングパルス切り換え回
路２７では第１０図ｂに実線で示す第２のサンプ
リングパルスSP2が選択される。一方、クロツク
ランイン信号CRと基準信号S2との位相差が17.5
〜35nsecの範囲内にあるとすると、JKフリツプ
フロツプ回路２９３がセツト状態となるので、サ
ンプリングパルス切り換え回路２７では第１０図
ｃに実線で示す第１のサンプリングパルスSP1が
選択される。その結果、第９図ｂ，ｃのいずれの
場合も、同図ｄに示すサンプリングパルスが出力
され、そのジツタは17.5nsec以内に収まる。つま
り、クロツクランイン信号CRの位相が変化して
位相補正動作が行なわれ、基準信号S2が35nsec分
ジツタしたとしても、サンプリングパルスはその
半分の17.5nsecしかジツタしないことになる。
しかしながら、第６図及び第７図に示すような
構成では今だ、クロツクランゲート信号G1の位
相が変化すると、サンプリングパルスSPのジツ
タが大きくなつてしまう。すなわち、クロツクラ
ンイン信号CRの位相が変化しても、サンプリン
グパルスSPのジツタを17.5nsecに押えることが
できるのは、クロツクランゲート信号G1の立ち
下がりがクロツクランイン信号CRの“Ｌ”の範
囲にあるということが必要である。もし、クロツ
クランゲート信号G1の立ち下がりがクロツクラ
ンイン信号CRの“Ｈ”の範囲にある場合は、第
１１図に示すように、基準信号S2はクロツクラン
イン信号CRに対して±17.5nsecの範囲で移相補
正されてしまう。これは、クロツクランゲート信
号G1の立ち下がりがクロツクランイン信号CRの
“Ｈ”の範囲にある場合は、位相補正の最後の部
分で基準信号S2の前縁パルスP1によつて基準信
号S2の位相がクロツクランイン信号CRのそれに
対して17.5nsec進んで補正されても、その後の後
縁パルスP2がゲートされず、基準信号S2の位相
がクロツクランイン信号CRのそれに対して
17.5nsec進んだまま位相補正が完了してしまう為
である。したがつて、クロツクランゲート信号
G1の立ち下がりがクロツクランイン信号CRのど
の範囲にあるかを考慮しない場合には、第１２図
に示すように基準信号S2はクロツクランイン信号
CRに対して52.5nsecの範囲で位相補正されてし
まうことになる。その結果、サンプリングパルス
SPのジツタも第１図の回路では52.5nsecになり、
第６図及び第７図の回路では35nsecになつてしま
う。一般に、クロツクランゲート信号G1は第１
３図に示すように水平同期信号SHでカウンタを
リセツトし、クロツクランイン信号CRを５周期
分含む範囲のカウント値の間“Ｈ”にするといつ
た方法で作られることが多い。しかしながら、第
５図で説明したように、クロツクランイン信号
CRの重畳位置は±0.35μsecの範囲で変動がある
為、クロツクランゲート信号G1の立ち下がりを
常にクロツクランイン信号CRの“Ｌ”の範囲に
することは困難である。したがつて、サンプリン
グパルスSPのジツタも第１図の回路では
52.5nsecに増え、第６図及び第７図の回路では
35nsecに増えてしまう。
構成では今だ、クロツクランゲート信号G1の位
相が変化すると、サンプリングパルスSPのジツ
タが大きくなつてしまう。すなわち、クロツクラ
ンイン信号CRの位相が変化しても、サンプリン
グパルスSPのジツタを17.5nsecに押えることが
できるのは、クロツクランゲート信号G1の立ち
下がりがクロツクランイン信号CRの“Ｌ”の範
囲にあるということが必要である。もし、クロツ
クランゲート信号G1の立ち下がりがクロツクラ
ンイン信号CRの“Ｈ”の範囲にある場合は、第
１１図に示すように、基準信号S2はクロツクラン
イン信号CRに対して±17.5nsecの範囲で移相補
正されてしまう。これは、クロツクランゲート信
号G1の立ち下がりがクロツクランイン信号CRの
“Ｈ”の範囲にある場合は、位相補正の最後の部
分で基準信号S2の前縁パルスP1によつて基準信
号S2の位相がクロツクランイン信号CRのそれに
対して17.5nsec進んで補正されても、その後の後
縁パルスP2がゲートされず、基準信号S2の位相
がクロツクランイン信号CRのそれに対して
17.5nsec進んだまま位相補正が完了してしまう為
である。したがつて、クロツクランゲート信号
G1の立ち下がりがクロツクランイン信号CRのど
の範囲にあるかを考慮しない場合には、第１２図
に示すように基準信号S2はクロツクランイン信号
CRに対して52.5nsecの範囲で位相補正されてし
まうことになる。その結果、サンプリングパルス
SPのジツタも第１図の回路では52.5nsecになり、
第６図及び第７図の回路では35nsecになつてしま
う。一般に、クロツクランゲート信号G1は第１
３図に示すように水平同期信号SHでカウンタを
リセツトし、クロツクランイン信号CRを５周期
分含む範囲のカウント値の間“Ｈ”にするといつ
た方法で作られることが多い。しかしながら、第
５図で説明したように、クロツクランイン信号
CRの重畳位置は±0.35μsecの範囲で変動がある
為、クロツクランゲート信号G1の立ち下がりを
常にクロツクランイン信号CRの“Ｌ”の範囲に
することは困難である。したがつて、サンプリン
グパルスSPのジツタも第１図の回路では
52.5nsecに増え、第６図及び第７図の回路では
35nsecに増えてしまう。
ここで、クロツクランゲート信号G1の位相の
変化の影響を無くし得るように構成されたこの発
明の一実施例を説明する。第１４図は一実施例の
ブロツク図で、第１５図はその具体的構成の一例
を示す回路図である。以下、説明をわかりやすく
する為に第１４図の構成及び動作を第１５図を参
照しながら説明する。第１の５段リングカウンタ
回路３５はJKフリツプフロツプ回路の代わりに
Ｄフリツプフロツプ回路３５１〜３５６が用いら
れるが機能的には先の第７図に示す第１の５段リ
ングカウンタ回路２２と同じ機能を持つ。第２の
５段リングカウンタ回路３６もＤフリツプフロツ
プ回路３６１〜３６５によつて構成されるが、先
の第７図に示す第１の５段リングカウンタ回路２
４と同じ機能を有する。第１〜第３のサンプリン
グパルス発生回路３７〜３９はそれぞれエクシク
ルーシブオア回路３７１，３８１，３９１から成
る。第１サンプリングパルス発生回路３７はＤフ
リツプフロツプ回路３５１，３５３のＱ出力信号
を用いて周波数8/5scのサンプリングパルスSP1
を出力する。第２、第３のサンプリングパルス発
生回路３８，３９も同様にそれぞれＤフリツプフ
ロツプ回路３６１，３６３のＱ出力信号、Ｄフリ
ツプフロツプ３５２，３５４のＱ出力信号を用い
て周波数8/5scのサンプリングパルスSP2，SP3
を出力する。
変化の影響を無くし得るように構成されたこの発
明の一実施例を説明する。第１４図は一実施例の
ブロツク図で、第１５図はその具体的構成の一例
を示す回路図である。以下、説明をわかりやすく
する為に第１４図の構成及び動作を第１５図を参
照しながら説明する。第１の５段リングカウンタ
回路３５はJKフリツプフロツプ回路の代わりに
Ｄフリツプフロツプ回路３５１〜３５６が用いら
れるが機能的には先の第７図に示す第１の５段リ
ングカウンタ回路２２と同じ機能を持つ。第２の
５段リングカウンタ回路３６もＤフリツプフロツ
プ回路３６１〜３６５によつて構成されるが、先
の第７図に示す第１の５段リングカウンタ回路２
４と同じ機能を有する。第１〜第３のサンプリン
グパルス発生回路３７〜３９はそれぞれエクシク
ルーシブオア回路３７１，３８１，３９１から成
る。第１サンプリングパルス発生回路３７はＤフ
リツプフロツプ回路３５１，３５３のＱ出力信号
を用いて周波数8/5scのサンプリングパルスSP1
を出力する。第２、第３のサンプリングパルス発
生回路３８，３９も同様にそれぞれＤフリツプフ
ロツプ回路３６１，３６３のＱ出力信号、Ｄフリ
ツプフロツプ３５２，３５４のＱ出力信号を用い
て周波数8/5scのサンプリングパルスSP2，SP3
を出力する。
４０は第１〜第３のサンプリングパルスSP1〜
SP3を切り換える為のサンプリングパルス切り換
え回路であり、４つのナンド回路４０１〜４０４
から成る。位相補正回路４１は基準信号S2をクロ
ツクランイン信号CRに位相同期させる回路であ
る。この位相補正回路４１はナンド回路４１１，
４１２、アンド回路４１３から成り、先の位相補
正回路２８と同じ機能を有する。４２は判別回路
で、ナンド回路４２１〜４２３、RSフリツプフ
ロツプ回路４２４，４２５から成る。この判別回
路４２は先の第７図の判別回路２９と同じように
基準信号S2がクロツクランイン信号CRに対して
どのような位相状態にあるかを判別するものであ
るが、クロツクランゲート信号G1の位相変化に
より、基準信号S2がクロツクランイン信号CRに
対して52.5nsecの範囲で移相補正されてしまうこ
とを考慮し、判別領域を判別回路２９の２領域か
ら３領域に増やしてある。なお、クロツクランイ
ン信号CRの伝送ラインに挿入される４３はアン
ド回路である。
SP3を切り換える為のサンプリングパルス切り換
え回路であり、４つのナンド回路４０１〜４０４
から成る。位相補正回路４１は基準信号S2をクロ
ツクランイン信号CRに位相同期させる回路であ
る。この位相補正回路４１はナンド回路４１１，
４１２、アンド回路４１３から成り、先の位相補
正回路２８と同じ機能を有する。４２は判別回路
で、ナンド回路４２１〜４２３、RSフリツプフ
ロツプ回路４２４，４２５から成る。この判別回
路４２は先の第７図の判別回路２９と同じように
基準信号S2がクロツクランイン信号CRに対して
どのような位相状態にあるかを判別するものであ
るが、クロツクランゲート信号G1の位相変化に
より、基準信号S2がクロツクランイン信号CRに
対して52.5nsecの範囲で移相補正されてしまうこ
とを考慮し、判別領域を判別回路２９の２領域か
ら３領域に増やしてある。なお、クロツクランイ
ン信号CRの伝送ラインに挿入される４３はアン
ド回路である。
上記構成に於いて動作を説明する。まず、位相
補正に関しては、先の第１図及び第６図の回路と
同様に行なわれる。すなわち、位相補正回路４１
にて前縁パルスP1及び後縁パルスP2を生成する
とともに、この前縁パルスP1または後縁パルス
P2はクロツクランイン信号CRでゲートされる。
このゲートされた前縁パルスP1または後縁パル
スP2で５段リングカウンタ３５の５段目のＤフ
リツプフロツプ回路３５５がプリセツトすること
により位相補正が行なわれる。したがつて、基準
信号S2の位相は先の第１２図に示すように、クロ
ツクランイン信号CRのそれに対して−17.5〜＋
35nsecの52.5nsecの範囲に位相補正される。
補正に関しては、先の第１図及び第６図の回路と
同様に行なわれる。すなわち、位相補正回路４１
にて前縁パルスP1及び後縁パルスP2を生成する
とともに、この前縁パルスP1または後縁パルス
P2はクロツクランイン信号CRでゲートされる。
このゲートされた前縁パルスP1または後縁パル
スP2で５段リングカウンタ３５の５段目のＤフ
リツプフロツプ回路３５５がプリセツトすること
により位相補正が行なわれる。したがつて、基準
信号S2の位相は先の第１２図に示すように、クロ
ツクランイン信号CRのそれに対して−17.5〜＋
35nsecの52.5nsecの範囲に位相補正される。
第１４図及び第１５図に示す回路では、第１６
図に示すように上記52.5nsecの範囲を17.5nsecず
つ３つの領域、、に等分し、位相補正が完
了した後、基準信号S2の立ち上がりがこの、
、のどの領域に入つているかを判別する。こ
の判別は判別回路４２によつてなされる。まず、
判別回路４２は基準信号S2の立ち上がり付近に第
１７図に示す如く、17.5nsec幅のパルスP3，P4，
P5を作る。パルスP3はナンド回路４２１にてＤ
フリツプフロツプ３５４のＱ出力信号とＤフリツ
プフロツプ回路３６４の出力信号とを用いて作
られる。パルスP4はナンド回路４２２にてＤフ
リツプフロツプ回路３５６の出力信号とＤフリ
ツプフロツプ回路３６４の出力信号を用いて作ら
れる。パルスP5はナンド回路４２３にてＤフリ
ツプフロツプ回路３５６のＱ出力信号とＤフリツ
プフロツプ回路３６５の出力信号とによつて作
られる。この場合、パルスP3はクロツクランゲ
ート信号G2によつてゲートされ、パルスP4，P5
はクロツクランゲート信号G2とクロツクランイ
ン信号CRをインバータ３０で反転した信号で
ゲートされる。そして、パルスP3はRSフリツプ
フロツプ回路４２４，４２５のセツト端子に供給
され、パルスP4はRSフリツプフロツプ回路４２
４のリセツト端子に供給され、パルスP5はRSフ
リツプフロツプ回路４２５のリセツト端子に供給
される。その結果、基準信号S2の立ち上がりが
の領域にある場合、すなわち、第１８図ａに示す
状態と同図ｂに示す状態にある場合、パルスP3
のみがナンド回路４２１によつてゲートされ、
RSフリツプフロツプ回路４２４，４２５に入力
される。これにより、RSフリツプフロツプ回路
４２４，４２５のＱ出力はそれぞれ“Ｈ”、“Ｈ”
となる。基準信号S2の立ち上がりが領域の範囲
にある場合、すなわち、第１８図ｂに示す状態と
同図ｃに示す状態にある場合、パルスP3，P4が
それぞれナンド回路４２１，４２２によつてゲー
トされ、パルスP3がRSフリツプフロツプ回路４
２４，４２５に供給され、パルスP4がRSフリツ
プフロツプ回路４２４に供給される為、RSフリ
ツプフロツプ回路４２４，４２５のＱ出力はそれ
ぞれ“Ｌ”、“Ｈ”となる。基準信号S2の立ち上が
りが領域にある場合、すなわち、第１８図ｃに
示す状態と同図ｄに示す状態にある場合、パルス
P3，P4，P5のすべてがそれぞれナンド回路４２
１，４２２，４２３でゲートされ、パルスP3が
RSフリツプフロツプ回路４２４，４２５に供給
され、パルスP4，P5がそれぞれRSフリツプフロ
ツプ回路４２４，４２５に供給される。これによ
り、RSフリツプフロツプ回路４２４，４２５の
Ｑ出力はそれぞれ“Ｌ”、“Ｌ”となる。
図に示すように上記52.5nsecの範囲を17.5nsecず
つ３つの領域、、に等分し、位相補正が完
了した後、基準信号S2の立ち上がりがこの、
、のどの領域に入つているかを判別する。こ
の判別は判別回路４２によつてなされる。まず、
判別回路４２は基準信号S2の立ち上がり付近に第
１７図に示す如く、17.5nsec幅のパルスP3，P4，
P5を作る。パルスP3はナンド回路４２１にてＤ
フリツプフロツプ３５４のＱ出力信号とＤフリツ
プフロツプ回路３６４の出力信号とを用いて作
られる。パルスP4はナンド回路４２２にてＤフ
リツプフロツプ回路３５６の出力信号とＤフリ
ツプフロツプ回路３６４の出力信号を用いて作ら
れる。パルスP5はナンド回路４２３にてＤフリ
ツプフロツプ回路３５６のＱ出力信号とＤフリツ
プフロツプ回路３６５の出力信号とによつて作
られる。この場合、パルスP3はクロツクランゲ
ート信号G2によつてゲートされ、パルスP4，P5
はクロツクランゲート信号G2とクロツクランイ
ン信号CRをインバータ３０で反転した信号で
ゲートされる。そして、パルスP3はRSフリツプ
フロツプ回路４２４，４２５のセツト端子に供給
され、パルスP4はRSフリツプフロツプ回路４２
４のリセツト端子に供給され、パルスP5はRSフ
リツプフロツプ回路４２５のリセツト端子に供給
される。その結果、基準信号S2の立ち上がりが
の領域にある場合、すなわち、第１８図ａに示す
状態と同図ｂに示す状態にある場合、パルスP3
のみがナンド回路４２１によつてゲートされ、
RSフリツプフロツプ回路４２４，４２５に入力
される。これにより、RSフリツプフロツプ回路
４２４，４２５のＱ出力はそれぞれ“Ｈ”、“Ｈ”
となる。基準信号S2の立ち上がりが領域の範囲
にある場合、すなわち、第１８図ｂに示す状態と
同図ｃに示す状態にある場合、パルスP3，P4が
それぞれナンド回路４２１，４２２によつてゲー
トされ、パルスP3がRSフリツプフロツプ回路４
２４，４２５に供給され、パルスP4がRSフリツ
プフロツプ回路４２４に供給される為、RSフリ
ツプフロツプ回路４２４，４２５のＱ出力はそれ
ぞれ“Ｌ”、“Ｈ”となる。基準信号S2の立ち上が
りが領域にある場合、すなわち、第１８図ｃに
示す状態と同図ｄに示す状態にある場合、パルス
P3，P4，P5のすべてがそれぞれナンド回路４２
１，４２２，４２３でゲートされ、パルスP3が
RSフリツプフロツプ回路４２４，４２５に供給
され、パルスP4，P5がそれぞれRSフリツプフロ
ツプ回路４２４，４２５に供給される。これによ
り、RSフリツプフロツプ回路４２４，４２５の
Ｑ出力はそれぞれ“Ｌ”、“Ｌ”となる。
このように、基準信号S2の立ち上がりが領域
、、のどの領域に入るかに応じて、RSフ
リツプフロツプ回路４２４，４２５のＱ出力はそ
れぞれ（“Ｈ”、“Ｈ”）、（“Ｌ”、“Ｈ”）、（“
Ｌ”、
“Ｌ”）となる。また、イクシクルーシブオア回路
３７１，３８１，３９１からは第１９図に示すよ
うに17.5nsecの位相差を持つ３種類のサンプリン
グパルスSP1，SP2，SP3が作られる。この３種
類のサンプリングパルスSP1，SP2，SP3は位相
補正した結果、すなわち、基準信号S2の立ち上が
りが領域、、のどの領域に入るかによつ
て、すなわちRSフリツプフロツプ回路４２４，
４２５の出力状態に応じてサンプリングパルス切
り換え回路４０によつて切り換えられる。基準信
号S2の立ち上がりがの領域にある場合は、基準
信号S2はクロツクランイン信号CRに対して一番
位相が遅れているから、サンプリングパルスSP
としては第２０図ａに示すように一番位相の進ん
でいるパルスSP1が選ばれる。同様に、基準信号
S2の立ち上がりがの領域にある場合は第２０図
ｂに示すようにパルスSP2が選ばれ、の領域に
ある場合は、第２０図ｃに示すようにパルスSP3
が選ばれる。このようにサンプリングパルスSP
を切り換えることにより、基準信号S2をクロツク
ランイン信号CRに対して52.5nsecの範囲でしか
位相補正できなくても、クロツクランイン信号
CRに対するサンプリングパルスSPのジツタは第
２０図ｄに示す如く、17.5nsecの範囲に抑えるこ
とができる。
、、のどの領域に入るかに応じて、RSフ
リツプフロツプ回路４２４，４２５のＱ出力はそ
れぞれ（“Ｈ”、“Ｈ”）、（“Ｌ”、“Ｈ”）、（“
Ｌ”、
“Ｌ”）となる。また、イクシクルーシブオア回路
３７１，３８１，３９１からは第１９図に示すよ
うに17.5nsecの位相差を持つ３種類のサンプリン
グパルスSP1，SP2，SP3が作られる。この３種
類のサンプリングパルスSP1，SP2，SP3は位相
補正した結果、すなわち、基準信号S2の立ち上が
りが領域、、のどの領域に入るかによつ
て、すなわちRSフリツプフロツプ回路４２４，
４２５の出力状態に応じてサンプリングパルス切
り換え回路４０によつて切り換えられる。基準信
号S2の立ち上がりがの領域にある場合は、基準
信号S2はクロツクランイン信号CRに対して一番
位相が遅れているから、サンプリングパルスSP
としては第２０図ａに示すように一番位相の進ん
でいるパルスSP1が選ばれる。同様に、基準信号
S2の立ち上がりがの領域にある場合は第２０図
ｂに示すようにパルスSP2が選ばれ、の領域に
ある場合は、第２０図ｃに示すようにパルスSP3
が選ばれる。このようにサンプリングパルスSP
を切り換えることにより、基準信号S2をクロツク
ランイン信号CRに対して52.5nsecの範囲でしか
位相補正できなくても、クロツクランイン信号
CRに対するサンプリングパルスSPのジツタは第
２０図ｄに示す如く、17.5nsecの範囲に抑えるこ
とができる。
以上詳述したようにこの実施例によれば、クロ
ツクランゲート信号G1の立ち下がりをクロツク
ランイン信号CRのどの部分に持つてくるかとい
うことを考慮することなく、かつPLL２１の出
力周波数を8scに保つたままで、サンプリングパ
ルスSPのジツタを17.5nsecの領域内に抑えるこ
とができる。これは先の第１の回路に比べ３倍の
精度であり、また、先の第６図及び第７図の回路
に比べ２倍の精度となる。
ツクランゲート信号G1の立ち下がりをクロツク
ランイン信号CRのどの部分に持つてくるかとい
うことを考慮することなく、かつPLL２１の出
力周波数を8scに保つたままで、サンプリングパ
ルスSPのジツタを17.5nsecの領域内に抑えるこ
とができる。これは先の第１の回路に比べ３倍の
精度であり、また、先の第６図及び第７図の回路
に比べ２倍の精度となる。
なお、この発明は先の実施例に限定されるもの
ではなく、他にも発明の要旨を逸脱しない範囲で
種々様々変形実施可能である。また、文字多重受
信装置のサンプリングパルス発生回路以外の回路
にも適用可能なことも勿論である。
ではなく、他にも発明の要旨を逸脱しない範囲で
種々様々変形実施可能である。また、文字多重受
信装置のサンプリングパルス発生回路以外の回路
にも適用可能なことも勿論である。
このようにこの発明によれば、ジツタの少ない
サンプリングパルスを出力することができるサン
プリングパルス発生回路を提供することができ
る。
サンプリングパルスを出力することができるサン
プリングパルス発生回路を提供することができ
る。
第１図は文字多重受信装置に於ける従来のサン
プリングパルス発生回路を示す回路図、第２図、
第３図は第１図に示す回路の動作を説明する為の
信号波形図、第４図及び第５図は同じく欠点を説
明する為の信号波形図、第６図は第１図の回路の
欠点を解決する為に現在考えられているサンプリ
ングパルス発生回路を示すブロツク図、第７図は
第６図に示す回路の具体的構成の一例を示す回路
図、第８図、第９図ａ〜ｃ、第１０図ａ〜ｄは第
６図及び第７図に示す回路の動作を説明する為の
信号波形図、第１１図及び第１２図は第６図、第
７図に示す回路の欠点を説明する為の信号波形
図、第１３図はクロツクランゲート信号G1の生
成の仕方を説明する為の信号波形図、第１４図は
この発明に係るサンプリングパルス発生回路の一
実施例を示すブロツク図、第１５図は第１４図に
示す回路の具体的構成の一例を示す回路図、第１
６図、第１７図、第１８図ａ〜ｄ、第１９図、第
２０図ａ〜ｄは第１４図、第１５図に示す回路の
動作を説明する為の信号波形図である。 ２１……PLL、２５，３０……インバータ回
路、３５……第１の５段リングカウンタ回路、３
６……第２の５段リングカウンタ回路、３７〜３
９……第１〜第３のサンプリングパルス出力回
路、４０……サンプリングパルス切り換え回路、
４１……位相補正回路、４２……判別回路、４３
……アンド回路。
プリングパルス発生回路を示す回路図、第２図、
第３図は第１図に示す回路の動作を説明する為の
信号波形図、第４図及び第５図は同じく欠点を説
明する為の信号波形図、第６図は第１図の回路の
欠点を解決する為に現在考えられているサンプリ
ングパルス発生回路を示すブロツク図、第７図は
第６図に示す回路の具体的構成の一例を示す回路
図、第８図、第９図ａ〜ｃ、第１０図ａ〜ｄは第
６図及び第７図に示す回路の動作を説明する為の
信号波形図、第１１図及び第１２図は第６図、第
７図に示す回路の欠点を説明する為の信号波形
図、第１３図はクロツクランゲート信号G1の生
成の仕方を説明する為の信号波形図、第１４図は
この発明に係るサンプリングパルス発生回路の一
実施例を示すブロツク図、第１５図は第１４図に
示す回路の具体的構成の一例を示す回路図、第１
６図、第１７図、第１８図ａ〜ｄ、第１９図、第
２０図ａ〜ｄは第１４図、第１５図に示す回路の
動作を説明する為の信号波形図である。 ２１……PLL、２５，３０……インバータ回
路、３５……第１の５段リングカウンタ回路、３
６……第２の５段リングカウンタ回路、３７〜３
９……第１〜第３のサンプリングパルス出力回
路、４０……サンプリングパルス切り換え回路、
４１……位相補正回路、４２……判別回路、４３
……アンド回路。
Claims (1)
- １ 入力信号の周波数のＮ（自然数）倍の周波数
を有する信号を出力する発振手段と、この発振手
段の発振出力信号を分周し、前記入力信号と同一
周波数を有する信号を得る分周手段と、この分周
手段の分周出力信号を用いて位相差が前記発振手
段の発振出力周期の半周期分ずつずれた３つのサ
ンプリングパルスを出力するサンプリングパルス
出力手段と、前記入力信号のＮ／２周期分の幅を
有する第１のゲートパルスの期間に前記分周手段
の分周出力信号と前記入力信号との位相差を検出
して前記分周手段を初期状態に設定するという動
作を繰り返えすことにより、前記分周出力信号と
前記入力信号との位相差を前記発振手段の発振出
力周期の3/2周期内に収めることが可能な位相補
正手段と、前記分周出力手段と前記入力信号との
最大位相差である3/2周期期間を３等分し、前記
第１のゲートパルスの期間が終了した時点より少
なくとも前記分周出力周期の１周期分出力される
第２のゲートパルスの期間に、前記分周出力信号
の位相が前記３等分された領域のどの領域に存在
するかを判別する判別手段と、この判別手段の判
別結果を基に前記３つのサンプリングパルスのい
ずれか１つを前記入力信号のサンプリングパルス
として選択することにより該サンプリングパルス
のジツタを前記発振出力周期の半周期内に収める
ことが可能なサンプリングパルス切り換え手段と
を具備したサンプリングパルス発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133572A JPS5923983A (ja) | 1982-07-30 | 1982-07-30 | サンプリングパルス発生回路 |
| GB08319775A GB2124857B (en) | 1982-07-30 | 1983-07-22 | Sampling pulse generator |
| US06/517,743 US4594516A (en) | 1982-07-30 | 1983-07-27 | Sampling pulse generator |
| DE3327114A DE3327114C2 (de) | 1982-07-30 | 1983-07-27 | Pulsgenerator zur Erzeugung von Abtastimpulsen |
| KR1019830003541A KR860000093B1 (ko) | 1982-07-30 | 1983-07-29 | 샘플링 펄스 발생기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133572A JPS5923983A (ja) | 1982-07-30 | 1982-07-30 | サンプリングパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923983A JPS5923983A (ja) | 1984-02-07 |
| JPS63996B2 true JPS63996B2 (ja) | 1988-01-09 |
Family
ID=15107940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133572A Granted JPS5923983A (ja) | 1982-07-30 | 1982-07-30 | サンプリングパルス発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4594516A (ja) |
| JP (1) | JPS5923983A (ja) |
| KR (1) | KR860000093B1 (ja) |
| DE (1) | DE3327114C2 (ja) |
| GB (1) | GB2124857B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03292285A (ja) * | 1990-04-11 | 1991-12-24 | Taisei Corp | ボートなどの吊り上げ装置 |
| US11583917B2 (en) | 2018-09-06 | 2023-02-21 | Nhk Spring Co., Ltd. | Forming method and forming device for arc spring |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220488A (ja) * | 1985-07-19 | 1987-01-29 | Toshiba Corp | 文字多重放送受信装置 |
| US4726045A (en) * | 1986-03-28 | 1988-02-16 | Tektronix, Inc. | Low jitter digital delay generator |
| FR2635623B1 (fr) * | 1988-08-19 | 1990-11-09 | Philips Nv | Dispositif de synchronisation sur des paquets de donnees numeriques et lecteur le comprenant |
| GB2231408B (en) * | 1989-04-07 | 1993-01-27 | Gen Electric Co Plc | Sampling circuits |
| DE59009539D1 (de) * | 1990-08-29 | 1995-09-21 | Itt Ind Gmbh Deutsche | Signal-Abtrennvorrichtung. |
| KR100242972B1 (ko) * | 1997-12-06 | 2000-02-01 | 윤종용 | 평판 디스플레이 장치의 트래킹 조정 회로 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3069568A (en) * | 1961-03-06 | 1962-12-18 | Ibm | Synchronization of phase of (dividing) counter output pulses by continually resetting counter with data pulses |
| US3263066A (en) * | 1962-05-31 | 1966-07-26 | Gen Electric | Hybrid digital-analog circuit |
| US3646452A (en) * | 1971-02-16 | 1972-02-29 | Ibm | Second order digital phaselock loop |
| FR2167259B1 (ja) * | 1972-01-11 | 1976-06-11 | Thomson Csf | |
| NL7212653A (ja) * | 1972-09-19 | 1974-03-21 | ||
| US3833854A (en) * | 1972-12-14 | 1974-09-03 | Singer Co | Digital phase shifter |
| JPS4999260A (ja) * | 1973-01-26 | 1974-09-19 | ||
| JPS52122733A (en) * | 1976-04-07 | 1977-10-15 | Toshiba Corp | Pulse line converter |
| US4057768A (en) * | 1976-11-11 | 1977-11-08 | International Business Machines Corporation | Variable increment phase locked loop circuit |
-
1982
- 1982-07-30 JP JP57133572A patent/JPS5923983A/ja active Granted
-
1983
- 1983-07-22 GB GB08319775A patent/GB2124857B/en not_active Expired
- 1983-07-27 DE DE3327114A patent/DE3327114C2/de not_active Expired
- 1983-07-27 US US06/517,743 patent/US4594516A/en not_active Expired - Lifetime
- 1983-07-29 KR KR1019830003541A patent/KR860000093B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03292285A (ja) * | 1990-04-11 | 1991-12-24 | Taisei Corp | ボートなどの吊り上げ装置 |
| US11583917B2 (en) | 2018-09-06 | 2023-02-21 | Nhk Spring Co., Ltd. | Forming method and forming device for arc spring |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2124857A (en) | 1984-02-22 |
| KR860000093B1 (ko) | 1986-02-18 |
| GB8319775D0 (en) | 1983-08-24 |
| GB2124857B (en) | 1986-05-21 |
| DE3327114A1 (de) | 1984-02-09 |
| JPS5923983A (ja) | 1984-02-07 |
| US4594516A (en) | 1986-06-10 |
| KR840005645A (ko) | 1984-11-14 |
| DE3327114C2 (de) | 1985-08-22 |
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