JPS6337717A - 位相同期ル−プ回路 - Google Patents
位相同期ル−プ回路Info
- Publication number
- JPS6337717A JPS6337717A JP61181051A JP18105186A JPS6337717A JP S6337717 A JPS6337717 A JP S6337717A JP 61181051 A JP61181051 A JP 61181051A JP 18105186 A JP18105186 A JP 18105186A JP S6337717 A JPS6337717 A JP S6337717A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- phase
- output
- pulse
- locked loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000605 extraction Methods 0.000 claims description 19
- 239000000284 extract Substances 0.000 claims description 4
- 230000010363 phase shift Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は位相同期ループ回路の定常位相誤差を、入力の
位相変動にゆっくり追従する補正回路によって補正する
ものである。
位相変動にゆっくり追従する補正回路によって補正する
ものである。
本発明は、位相同期ループ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ
Ｌｏｏｐ）回路に関するものである。
Ｌｏｏｐ）回路に関するものである。
位相同期ループ回路は、基準入力信号に対して同期した
高速クロック出力信号を生成してデータ処理に使用され
る精度の高い技術として知られている。
高速クロック出力信号を生成してデータ処理に使用され
る精度の高い技術として知られている。
従来の位相同期ループ回路は、第４図に示すようにディ
ジタル位相比較器ＰＣ１低域ろ波器ＬＰＦ、電圧制御形
周波数可変発振器（以下、発振器という＞ ＶＣＯｌ及
びｌ／ｎ分周器ＦＤを含む帰還ループで構成されている
。
ジタル位相比較器ＰＣ１低域ろ波器ＬＰＦ、電圧制御形
周波数可変発振器（以下、発振器という＞ ＶＣＯｌ及
びｌ／ｎ分周器ＦＤを含む帰還ループで構成されている
。
この位相同期ループ回路では、第５図にその波形図を示
す如く、フリソプフロフブ等で構成される位相比較器ｐ
ｃで検出された人力信号ｆｉ と分周器ＦＤを介して帰
還された発振器出力信号ｆＯ。
す如く、フリソプフロフブ等で構成される位相比較器ｐ
ｃで検出された人力信号ｆｉ と分周器ＦＤを介して帰
還された発振器出力信号ｆＯ。
とのパルス位相差信号を低域ろ波器ＬＰＦでアナログ信
号に変換して発振器ＶＣＯの制御電圧とし、その位相差
を減少させるように出力信号の周波数を変化させるもの
である。
号に変換して発振器ＶＣＯの制御電圧とし、その位相差
を減少させるように出力信号の周波数を変化させるもの
である。
従来の位相同期ループ回路では、位相比較周波数ｆｉ
とｆｏ’ に対し発振器ＶＣＯの温度変化、経時変化等
のドリフトにより一π〜＋πでの位相比較波形が第５図
に示すように±φｅなる定常位相誤差（例えば位相比較
器ＰＣの立ち下がり位置が変化する一般に±π１５程度
の範囲）が生じ、出力周波数ｆｏ （＝ｎ−ｆｉ）で
見るとかなりのクロック数の変化に相当するという問題
点があった。
とｆｏ’ に対し発振器ＶＣＯの温度変化、経時変化等
のドリフトにより一π〜＋πでの位相比較波形が第５図
に示すように±φｅなる定常位相誤差（例えば位相比較
器ＰＣの立ち下がり位置が変化する一般に±π１５程度
の範囲）が生じ、出力周波数ｆｏ （＝ｎ−ｆｉ）で
見るとかなりのクロック数の変化に相当するという問題
点があった。
これに対処するため、かかる位相同期ループ回路を用い
た同期端局間では、定常位相誤差±φｅによる位相変動
に対しデータ誤りが発生しないように位相差吸収手段と
してパンツアメモリを位相同期ループ回路とは別個に用
意していた。
た同期端局間では、定常位相誤差±φｅによる位相変動
に対しデータ誤りが発生しないように位相差吸収手段と
してパンツアメモリを位相同期ループ回路とは別個に用
意していた。
従って、本発明の目的はこのようなパンツアメモリを設
けなくても、定常位相誤差を吸収できる位相同期ループ
回路を提供することである。
けなくても、定常位相誤差を吸収できる位相同期ループ
回路を提供することである。
第１図は本発明に係る位相同期ループ回路の原理ブロッ
ク図を示しており、この位相同期ループ回路は、位相比
較器ｐｃ、低域ろ波器ＬＰＦ、電圧制御形周波数可変発
振器ＶＣＯ１分周器ＦＤ、及び帰還ループで構成された
主回路を有している。
ク図を示しており、この位相同期ループ回路は、位相比
較器ｐｃ、低域ろ波器ＬＰＦ、電圧制御形周波数可変発
振器ＶＣＯ１分周器ＦＤ、及び帰還ループで構成された
主回路を有している。
このような位相同期ループ回路において、１は位相比較
器ＰＣの出力パルスを所定周期毎に一つ抽出するパルス
抽出回路、２はパルス抽出回路１の出力を計数して基準
値からの偏差に応じたアナログ信号を低域ろ波器ＬＰＦ
の出力に加算して電圧制御形周波数可変発振器ｖＣＯに
入力する補正回路である。この補正回路は主回路よりゲ
インが大きいものである。
器ＰＣの出力パルスを所定周期毎に一つ抽出するパルス
抽出回路、２はパルス抽出回路１の出力を計数して基準
値からの偏差に応じたアナログ信号を低域ろ波器ＬＰＦ
の出力に加算して電圧制御形周波数可変発振器ｖＣＯに
入力する補正回路である。この補正回路は主回路よりゲ
インが大きいものである。
第１図において、位相比較器ｐｃの出力パルスはパルス
抽出回路ｌによって所定周期毎に一つ抽出される。パル
ス抽出回路１の出力は補正回路２において計数され、こ
の計数値がその基準値からの偏差に応じたアナログ信号
に変換されて出力される。このアナログ出力は低域ろ波
器ＬＰＦの出力に加算されて電圧制御形周波数可変発振
器ＶＣＯに入力される。従って、電圧制御形周波数可変
発振器ＶＣＯはその入力電圧に応じた周波数信号を帰還
ループに送って位相同期制御をかける。
抽出回路ｌによって所定周期毎に一つ抽出される。パル
ス抽出回路１の出力は補正回路２において計数され、こ
の計数値がその基準値からの偏差に応じたアナログ信号
に変換されて出力される。このアナログ出力は低域ろ波
器ＬＰＦの出力に加算されて電圧制御形周波数可変発振
器ＶＣＯに入力される。従って、電圧制御形周波数可変
発振器ＶＣＯはその入力電圧に応じた周波数信号を帰還
ループに送って位相同期制御をかける。
第２図は、第１図に示した本発明の位相同期ループ回路
の実施例を示すもので、第１図のパルス抽出回路ｌは、
入力パルス信号を所定周期毎に一つ抽出する分周回路１
１と、Ｒ−Ｓフリップフロツブ、Ｅｘ−ＯＲ回路等のデ
ィジタル位相比較器ｐｃの出力パルスと分周回路１１の
出力とを入力するアンドゲート１２と、で構成されてい
る。補正回路２は、パルス抽出回路ｌのアンドゲート１
２の出力と計数用クロック信号とを入力して抽出された
パルス内のみ計数用クロック信号を発生するアントゲ−
１−２１と、このアンドゲート２１からの計数用クロッ
ク信号のクロック数を計数するカウンタ２２と、このカ
ウンタ２２の計数出力を一時保持するラッチ回路２３と
、ランチ回路２３の出力を基準値と比較してその偏差を
表すアナログ出力を出力するディジタル／アナログ変換
器２４と、で構成されている。
の実施例を示すもので、第１図のパルス抽出回路ｌは、
入力パルス信号を所定周期毎に一つ抽出する分周回路１
１と、Ｒ−Ｓフリップフロツブ、Ｅｘ−ＯＲ回路等のデ
ィジタル位相比較器ｐｃの出力パルスと分周回路１１の
出力とを入力するアンドゲート１２と、で構成されてい
る。補正回路２は、パルス抽出回路ｌのアンドゲート１
２の出力と計数用クロック信号とを入力して抽出された
パルス内のみ計数用クロック信号を発生するアントゲ−
１−２１と、このアンドゲート２１からの計数用クロッ
ク信号のクロック数を計数するカウンタ２２と、このカ
ウンタ２２の計数出力を一時保持するラッチ回路２３と
、ランチ回路２３の出力を基準値と比較してその偏差を
表すアナログ出力を出力するディジタル／アナログ変換
器２４と、で構成されている。
次に、第２図に示した実施例の動作を第３図に示した波
形図を参照して説明する。
形図を参照して説明する。
まず、概略的に言えば、位相比較器ＰＣと、低域ろ波器
ＬＰＦと、発振器■ＣＯと、分周器ＦＤと、帰還ループ
とで構成される主回路は入力の位相変動に即時に位相追
従するようにし、パルス抽出回路１と補正回路２とによ
る補正ルートはゆっくり位相追従させるようにしている
。即ち、位相比較器ｐｃのパルス出力が５０％の衝撃係
数のとき発振器ＶＣＯの出力周波数が中心周波数になる
のでこれを基準とし、この基準を外した時に補正回路２
によりその偏差に応じて発振器ｖＣＯの出力周波数を変
化させるものである。
ＬＰＦと、発振器■ＣＯと、分周器ＦＤと、帰還ループ
とで構成される主回路は入力の位相変動に即時に位相追
従するようにし、パルス抽出回路１と補正回路２とによ
る補正ルートはゆっくり位相追従させるようにしている
。即ち、位相比較器ｐｃのパルス出力が５０％の衝撃係
数のとき発振器ＶＣＯの出力周波数が中心周波数になる
のでこれを基準とし、この基準を外した時に補正回路２
によりその偏差に応じて発振器ｖＣＯの出力周波数を変
化させるものである。
パルス抽出回路１では位相比較器ＰＣの出力パルスの一
つを周期的に取り出すため基準入力信号ｆｉを分周器１
１でｌ／ｍ分周する。そしてこの分周回路１１の分周出
力と位相比較器ｐｃの出力とのアンドをアンドゲート１
２でとることにより抽出パルスを得る。
つを周期的に取り出すため基準入力信号ｆｉを分周器１
１でｌ／ｍ分周する。そしてこの分周回路１１の分周出
力と位相比較器ｐｃの出力とのアンドをアンドゲート１
２でとることにより抽出パルスを得る。
この抽出パルスは計数用クロックとともにアンドゲート
２１に入力されて抽出パルス内のクロックだけがカウン
タ２２に入力されて位相比較器ＰＣの抽出パルスのパル
ス幅がディジタル的に検出される。この計数値は外部か
らの制？３信号が来るまで保持され、制御信号が来た時
点でラッチ回路２３にラッチされる。このラッチされた
ディジタルデータはディジタル／アナログ変換器２４で
アナログ電圧に変換される。この場合、変換器２４では
基準値を入力しており、この基準値とラッチ回路２３の
出力とを比較し、その偏差に対応したアナログ電圧を出
力する。
２１に入力されて抽出パルス内のクロックだけがカウン
タ２２に入力されて位相比較器ＰＣの抽出パルスのパル
ス幅がディジタル的に検出される。この計数値は外部か
らの制？３信号が来るまで保持され、制御信号が来た時
点でラッチ回路２３にラッチされる。このラッチされた
ディジタルデータはディジタル／アナログ変換器２４で
アナログ電圧に変換される。この場合、変換器２４では
基準値を入力しており、この基準値とラッチ回路２３の
出力とを比較し、その偏差に対応したアナログ電圧を出
力する。
即ち、理想状態では位相比較器ｐｃの出力が５０％の衝
撃係数のとき低域ろ波器ＬＰＦの出力がＶｏ、ディジタ
ル／アナログ変換器２４の出力が０■であり発振器ｖＣ
ｏに電圧Ｖｏが入力されて中心周波数が出力される。こ
のときカウンタ２２の出力が１００とすれば、定常位相
誤差±φｅが原因でカウンタ２２の出力が９９になれば
ディジタル／アナログ変換器２４は上記の１００を基準
値として−ΔＶのアナログ偏差電圧が出力され低域ろ波
器ＬＰＦの出力に加算されて発振器ｖＣ０の出力周波数
をその分減少させる。この場合、低域ろ波器ＬＰＦの出
力はＶｏのままであり、補正ルートだけで定常位相誤差
±φｅを補正することになる。
撃係数のとき低域ろ波器ＬＰＦの出力がＶｏ、ディジタ
ル／アナログ変換器２４の出力が０■であり発振器ｖＣ
ｏに電圧Ｖｏが入力されて中心周波数が出力される。こ
のときカウンタ２２の出力が１００とすれば、定常位相
誤差±φｅが原因でカウンタ２２の出力が９９になれば
ディジタル／アナログ変換器２４は上記の１００を基準
値として−ΔＶのアナログ偏差電圧が出力され低域ろ波
器ＬＰＦの出力に加算されて発振器ｖＣ０の出力周波数
をその分減少させる。この場合、低域ろ波器ＬＰＦの出
力はＶｏのままであり、補正ルートだけで定常位相誤差
±φｅを補正することになる。
尚、主回路のゲインと補正回路２のゲインとが同じであ
ると、どちらかのルートからの位相制御がかかるだけで
あるので、補正回路２（実際にはディジタル／アナログ
変換器２４）のゲインを主回路のゲインより上げる必要
がある。
ると、どちらかのルートからの位相制御がかかるだけで
あるので、補正回路２（実際にはディジタル／アナログ
変換器２４）のゲインを主回路のゲインより上げる必要
がある。
また、ラッチ回路２３を設けた理由は、カウンタ２２の
出力が変化している間の数値がそのままディジタル／ア
ナログ変換器２４の出力に現れないように計数終了後に
制御信号（これはパルス抽出の周期内に発生されるもの
である）によりデータの渡しを行うためである。
出力が変化している間の数値がそのままディジタル／ア
ナログ変換器２４の出力に現れないように計数終了後に
制御信号（これはパルス抽出の周期内に発生されるもの
である）によりデータの渡しを行うためである。
このようにしてメインルートでは迅速な位相同期が行わ
れるとともに、補正ルートでは定常位相誤差を検出して
ゆっくりした位相同期制御を行って、最終的に第３図に
示すように定常位相誤差を計数用クロックの１ビット分
の範囲内に留めることができる。
れるとともに、補正ルートでは定常位相誤差を検出して
ゆっくりした位相同期制御を行って、最終的に第３図に
示すように定常位相誤差を計数用クロックの１ビット分
の範囲内に留めることができる。
以上のように、本発明によれば、位相同期ループ回路の
定常位相誤差を、入力の位相−１：：ｊにζ）・つくり
追従する補正回路を用いて補正したので、迅速な位相同
期には影響を与えずにドリフトによる定常位相誤差を捲
めて少なくできるという効果が得られるや
定常位相誤差を、入力の位相−１：：ｊにζ）・つくり
追従する補正回路を用いて補正したので、迅速な位相同
期には影響を与えずにドリフトによる定常位相誤差を捲
めて少なくできるという効果が得られるや
第１図は本発明に係る位相同期ループ回路の原理ブロッ
ク図、 第２図は第１図の原理ブロック図の実施例を示す回路図
、 第３図は第２図の回路例における各点の動作波形図、 第４図は従来の位相同期ループ回路例を示す回路図、 第５図は第４図の回路例における各点の動作波形図、で
ある。 第１図及び第２図において、 ＰＣは位相比較器、 ＬＰＦは低域ろ波器、 ＶＣＯは電圧制御■形周波数可変発振器、ＦＤは分周器
、 １はパルス抽出回路、 ２は補正回路、 １１は分周回路、 １２．２１はアンドゲート、 ２２はカウンタ、 ２３はランチ回路、 ２４はディジタル／アナログ変換器、である。 尚、図中、同一符号は同−又は相当部分を示す。 特 許出願人 富 士 通 株式会社代理人弁理士
森 １）寛 （外１名）本発明の位相同期ループ回路
の原理図 范１図 本発明の位相同期ループ回路の夫脂例を示Ｔ図第２図 ｆｊ 爆 本発明の芙施例のタイムチャートタ示す図范３図 従来の位相同期ループ回路例丘示す図 も４図
ク図、 第２図は第１図の原理ブロック図の実施例を示す回路図
、 第３図は第２図の回路例における各点の動作波形図、 第４図は従来の位相同期ループ回路例を示す回路図、 第５図は第４図の回路例における各点の動作波形図、で
ある。 第１図及び第２図において、 ＰＣは位相比較器、 ＬＰＦは低域ろ波器、 ＶＣＯは電圧制御■形周波数可変発振器、ＦＤは分周器
、 １はパルス抽出回路、 ２は補正回路、 １１は分周回路、 １２．２１はアンドゲート、 ２２はカウンタ、 ２３はランチ回路、 ２４はディジタル／アナログ変換器、である。 尚、図中、同一符号は同−又は相当部分を示す。 特 許出願人 富 士 通 株式会社代理人弁理士
森 １）寛 （外１名）本発明の位相同期ループ回路
の原理図 范１図 本発明の位相同期ループ回路の夫脂例を示Ｔ図第２図 ｆｊ 爆 本発明の芙施例のタイムチャートタ示す図范３図 従来の位相同期ループ回路例丘示す図 も４図
Claims (4)
- （１）位相比較器（ＰＣ）、低域ろ波器（ＬＰＦ）、電
圧制御形周波数可変発振器（ＶＣＯ）、分周器（ＦＤ）
、及び帰還ループで構成された主回路を有する位相同期
ループ回路において、前記位相比較器（ＰＣ）の出力パ
ルスを所定周期毎に一つ抽出するパルス抽出回路（１）
と、該パルス抽出回路（１）の出力を計数して基準値か
らの偏差に応じたアナログ信号を前記低域ろ波器（ＬＰ
Ｆ）の出力に加算して前記電圧制御形周波数可変発振器
（ＶＣＯ）に入力する補正回路（２）であって前記主回
路より大きなゲインを有するものと、 を備えたことを特徴とした位相同期ループ回路。 - （２）前記位相比較器（ＰＣ）が、ディジタル位相比較
器である特許請求の範囲第１項に記載の位相同期ループ
回路。 - （３）前記パルス抽出回路（１）が、入力パルス信号を
所定周期毎に一つ抽出する分周回路（１ｌ）と、前記位
相比較器（ＰＣ）の出力パルスと前記分周回路の出力と
を入力するアンドゲート（１２）と、で構成されている
特許請求の範囲第１項又は第２項に記載の位相同期ルー
プ回路。 - （４）前記補正回路（２）が、前記パルス抽出回路（１
）の出力におけるクロック信号を発生するアンドゲート
（２１）と、前記クロック信号のクロック数を計数する
カウンタ（２２）と、このカウンタ（２２）の計数出力
を一時保持するラッチ回路（２３）と、該ラッチ回路（
２３）の出力を基準値と比較してその偏差を表すアナロ
グ出力を発生するディジタル／アナログ変換器（２４）
と、で構成されている特許請求の範囲第１項乃至第３項
のいずれか１項に記載の位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181051A JPS6337717A (ja) | 1986-07-31 | 1986-07-31 | 位相同期ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181051A JPS6337717A (ja) | 1986-07-31 | 1986-07-31 | 位相同期ル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337717A true JPS6337717A (ja) | 1988-02-18 |
Family
ID=16093916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181051A Pending JPS6337717A (ja) | 1986-07-31 | 1986-07-31 | 位相同期ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337717A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100766A (en) * | 1997-05-16 | 2000-08-08 | Fujitsu Limited | Correction circuit controlling sensitivities of an oscillator circuit and electronic device using the same |
-
1986
- 1986-07-31 JP JP61181051A patent/JPS6337717A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100766A (en) * | 1997-05-16 | 2000-08-08 | Fujitsu Limited | Correction circuit controlling sensitivities of an oscillator circuit and electronic device using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4030045A (en) | Digital double differential phase-locked loop | |
| US5109394A (en) | All digital phase locked loop | |
| US5351014A (en) | Voltage control oscillator which suppresses phase noise caused by internal noise of the oscillator | |
| US4180783A (en) | Phase lock loop data timing recovery circuit | |
| JP3292188B2 (ja) | Ｐｌｌ回路 | |
| JPS6340370B2 (ja) | ||
| US5214682A (en) | High resolution digitally controlled oscillator | |
| JPH0292021A (ja) | ディジタルｐｌｌ回路 | |
| EP0757445A2 (en) | Phase-locked loop frequency synthesizer | |
| EP1257059A2 (en) | Method and apparatus for synchronizing slave network node to master network node | |
| US4210776A (en) | Linear digital phase lock loop | |
| JPS6337717A (ja) | 位相同期ル−プ回路 | |
| JPS63996B2 (ja) | ||
| US5818272A (en) | Digital integration gain reduction method | |
| JP3305587B2 (ja) | ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ | |
| JP2531614B2 (ja) | Ｐｌｌ装置 | |
| JPH03159318A (ja) | Ｐｌｌのロック検出回路 | |
| US4354164A (en) | Digital phase lock loop for TIM frequency | |
| GB2267401A (en) | Frequency synthesizer | |
| JP2910098B2 (ja) | Ｐｌｌ回路 | |
| JPH0349319A (ja) | 同期検出方式 | |
| JPH0795051A (ja) | ディジタルｐｌｌ回路 | |
| JP2748746B2 (ja) | 位相同期発振器 | |
| JPS62230224A (ja) | 位相同期発振回路 | |
| JPH01114122A (ja) | デジタル周波数シンセサイザ |