JPH0250655B2 - - Google Patents
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- Publication number
- JPH0250655B2 JPH0250655B2 JP59104943A JP10494384A JPH0250655B2 JP H0250655 B2 JPH0250655 B2 JP H0250655B2 JP 59104943 A JP59104943 A JP 59104943A JP 10494384 A JP10494384 A JP 10494384A JP H0250655 B2 JPH0250655 B2 JP H0250655B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- phase difference
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はプログラマブルデバイダの分周比を可
変することにより電圧制御発振器の発振周波数を
設定するPLL（Phase lock Loop・位相同期ルー
プ）周波数シンセサイザにおいて、ロツクおよび
アンロツク状態を検出して信号を発生するアンロ
ツク検出回路に関するものである。
変することにより電圧制御発振器の発振周波数を
設定するPLL（Phase lock Loop・位相同期ルー
プ）周波数シンセサイザにおいて、ロツクおよび
アンロツク状態を検出して信号を発生するアンロ
ツク検出回路に関するものである。
従来のアンロツク検出回路の一例を第１図に示
し説明すると、図において、１は基準信号frefが
印加される入力端子、２は電圧制御発振器（図示
せず）の発振出力をプログラマブルデバイダ（図
示せず）で分周した出力信号f1/Nが印加される入
力端子、３はこの入力端子２からのプログラマブ
ルデバイダで分周された出力信号f1/Nと入力端子
１からの基準信号frefとの位相差を検出する位相
比較器、４はこの位相比較器３の出力を入力とす
る位相差弁別回路で、この位相差弁別回路４はそ
の一方の出力を入力とするインバータ５とこのイ
ンバータ５の出力と位相比較器３の他方の出力を
入力とするナンドゲート６とによつて構成されて
いる。７はこの位相差弁別回路４の出力側に接続
されたチヤージポンプ、８はこのチヤージポンプ
７の出力信号PDが得られる出力端子である。９
は位相差弁別回路４の分岐出力を入力とするパル
ス幅検出回路で、位相差弁別回路４のナンドゲー
ト６の出力を入力とする抵抗１０とこの抵抗１０
に直列接続されたコンデンサ１１の積分回路とこ
の積分回路の出力を入力とするインバータ１２に
よつて構成されている。そして、１３は位相差弁
別回路４によつて得られる位相差弁別信号を示
し、１４はパルス幅検出回路９によつて得られる
アンロツク信号を示す。
し説明すると、図において、１は基準信号frefが
印加される入力端子、２は電圧制御発振器（図示
せず）の発振出力をプログラマブルデバイダ（図
示せず）で分周した出力信号f1/Nが印加される入
力端子、３はこの入力端子２からのプログラマブ
ルデバイダで分周された出力信号f1/Nと入力端子
１からの基準信号frefとの位相差を検出する位相
比較器、４はこの位相比較器３の出力を入力とす
る位相差弁別回路で、この位相差弁別回路４はそ
の一方の出力を入力とするインバータ５とこのイ
ンバータ５の出力と位相比較器３の他方の出力を
入力とするナンドゲート６とによつて構成されて
いる。７はこの位相差弁別回路４の出力側に接続
されたチヤージポンプ、８はこのチヤージポンプ
７の出力信号PDが得られる出力端子である。９
は位相差弁別回路４の分岐出力を入力とするパル
ス幅検出回路で、位相差弁別回路４のナンドゲー
ト６の出力を入力とする抵抗１０とこの抵抗１０
に直列接続されたコンデンサ１１の積分回路とこ
の積分回路の出力を入力とするインバータ１２に
よつて構成されている。そして、１３は位相差弁
別回路４によつて得られる位相差弁別信号を示
し、１４はパルス幅検出回路９によつて得られる
アンロツク信号を示す。
第２図は第１図の動作に供する各部の信号波形
を示す動作説明図で、ａは基準信号frefの波形を
示したものであり、ｂはプログラマブルデバイダ
で分周された出力信号f1/N、ｃはチヤージポンプ
７の出力信号PD、ｄは位相差弁別信号１３、ｅ
は積分回路の出力信号、ｆはアンロツク信号１４
の各波形を示したものである。そして、VTHはイ
ンバータ１２のスレツシヨルド電圧を示す。
を示す動作説明図で、ａは基準信号frefの波形を
示したものであり、ｂはプログラマブルデバイダ
で分周された出力信号f1/N、ｃはチヤージポンプ
７の出力信号PD、ｄは位相差弁別信号１３、ｅ
は積分回路の出力信号、ｆはアンロツク信号１４
の各波形を示したものである。そして、VTHはイ
ンバータ１２のスレツシヨルド電圧を示す。
つぎにこの第１図に示すアンロツク検出回路の
動作を第２図を参照して説明する。
動作を第２図を参照して説明する。
まず、第２図ａに示す基準信号frefとｂに示す
プログラマブルデバイダで分周された出力信号
f1/Nは位相比較器３でその位相が比較され、その
位相差弁別信号は位相差弁別回路４を介してチヤ
ージポンプ７に入り、その出力には第２図ｃに示
すような波形のチヤージポンプの出力信号PDが
得られる。つぎに、位相差弁別回路４によつて弁
別された第２図ｄに示すような波形の位相差弁別
信号１３はパルス幅検出回路９の抵抗１０とコン
デンサ１１により積分され、その積分波形（第２
図ｅ参照）をインバータ１２の入力とすることに
より出力端子１４には第２図ｆに示すような波形
のアンロツク信号が得られる。
プログラマブルデバイダで分周された出力信号
f1/Nは位相比較器３でその位相が比較され、その
位相差弁別信号は位相差弁別回路４を介してチヤ
ージポンプ７に入り、その出力には第２図ｃに示
すような波形のチヤージポンプの出力信号PDが
得られる。つぎに、位相差弁別回路４によつて弁
別された第２図ｄに示すような波形の位相差弁別
信号１３はパルス幅検出回路９の抵抗１０とコン
デンサ１１により積分され、その積分波形（第２
図ｅ参照）をインバータ１２の入力とすることに
より出力端子１４には第２図ｆに示すような波形
のアンロツク信号が得られる。
しかしながら、このようなアンロツク検出回路
においては、電源電圧の変動や温度の変化により
パルス幅検出回路９のインバータ１２のスレツシ
ヨルド電圧VTHが変化するため、正確なパルス幅
検出が困難であるという欠点があつた。また、ア
ンロツク信号をミユーテイング信号とする場合、
パルス状の信号では音のとぎれを生じるという欠
点があつた。
においては、電源電圧の変動や温度の変化により
パルス幅検出回路９のインバータ１２のスレツシ
ヨルド電圧VTHが変化するため、正確なパルス幅
検出が困難であるという欠点があつた。また、ア
ンロツク信号をミユーテイング信号とする場合、
パルス状の信号では音のとぎれを生じるという欠
点があつた。
本発明は以上の点に鑑み、このような問題を解
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は簡単な回路構成によつて電源電
圧や温度の変動の影響を受けることがなく、
PLLがアンロツク状態から完全にロツクするま
でアンロツク信号を一定のレベル信号として出力
することができるアンロツク検出回路を提供する
ことにある。
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は簡単な回路構成によつて電源電
圧や温度の変動の影響を受けることがなく、
PLLがアンロツク状態から完全にロツクするま
でアンロツク信号を一定のレベル信号として出力
することができるアンロツク検出回路を提供する
ことにある。
このような目的を達成するため、本発明は、位
相比較器の出力信号を入力とし位相差弁別信号を
発生する位相差弁別回路と、基準信号に同期した
一定時間幅のパルスを発生するパルス幅発生回路
と、上記位相差弁別回路の出力と上記パルス幅発
生回路の出力の論理積をリセツト信号とし所定期
間アンロツク信号を出力するカウンタとを備える
ようにしたものである。
相比較器の出力信号を入力とし位相差弁別信号を
発生する位相差弁別回路と、基準信号に同期した
一定時間幅のパルスを発生するパルス幅発生回路
と、上記位相差弁別回路の出力と上記パルス幅発
生回路の出力の論理積をリセツト信号とし所定期
間アンロツク信号を出力するカウンタとを備える
ようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説
明する。
明する。
第３図は本発明によるアンロツク検出回路の一
実施例を示す回路図で、説明に必要な部分のみを
示す。
実施例を示す回路図で、説明に必要な部分のみを
示す。
この第３図において第１図と同一符号のものは
相当部分を示し、１５は通常、水晶発振器などで
発振する高安定な周波数を分周して作られるクロ
ツク信号fckが印加される入力端子、１６は入力
端子１からの基準信号fref′に同期して一定時間の
パルスを発生するパルス幅発生回路９で、Ｄ端子
に入力端子１からの基準信号fref′を入力するＤ型
フリツプフロツプ１７とこのフリツプフロツプ１
７のＱ端子からの出力をＤ端子に入力するＤ型フ
リツプフロツプ１８およびこのフリツプフロツプ
１８のＱ端子からの出力をＤ端子に入力するＤ型
フリツプフロツプ１９ならびにこのフリツプフロ
ツプ１８のＱ端子からの出力とフリツプフロツプ
１７の端子からの出力を入力とするナンドゲー
ト２０によつて構成されている。そして、入力端
子１５からのクロツク信号fckはこれら各Ｄ型フ
リツプフロツプ１７〜１９の各Ｔ端子にそれぞれ
供給されるように構成されている。また、Ｄ型フ
リツプフロツプ１８のＱ端子からの出力は位相比
較器３に基準信号frefとして供給されるように構
成されている。
相当部分を示し、１５は通常、水晶発振器などで
発振する高安定な周波数を分周して作られるクロ
ツク信号fckが印加される入力端子、１６は入力
端子１からの基準信号fref′に同期して一定時間の
パルスを発生するパルス幅発生回路９で、Ｄ端子
に入力端子１からの基準信号fref′を入力するＤ型
フリツプフロツプ１７とこのフリツプフロツプ１
７のＱ端子からの出力をＤ端子に入力するＤ型フ
リツプフロツプ１８およびこのフリツプフロツプ
１８のＱ端子からの出力をＤ端子に入力するＤ型
フリツプフロツプ１９ならびにこのフリツプフロ
ツプ１８のＱ端子からの出力とフリツプフロツプ
１７の端子からの出力を入力とするナンドゲー
ト２０によつて構成されている。そして、入力端
子１５からのクロツク信号fckはこれら各Ｄ型フ
リツプフロツプ１７〜１９の各Ｔ端子にそれぞれ
供給されるように構成されている。また、Ｄ型フ
リツプフロツプ１８のＱ端子からの出力は位相比
較器３に基準信号frefとして供給されるように構
成されている。
２１はこのパルス幅発生回路１６のナンドゲー
ト２０の出力と位相差弁別回路４のナンドゲート
６の出力を入力とし両入力の論理積をとるアンド
回路、２２は位相差弁別回路４の出力とパルス幅
発生回路１６の出力の論理積出力をリセツト信号
とし所定期間アンロツク信号を出力するカウンタ
回路で、パルス幅発生回路１６のＤ型フリツプフ
ロツプ１８のＱ端子からの出力と後述するＴ型フ
リツプフロツプ２６の端子からの出力を入力と
し両入力の論理積をとるアンドゲート２３とこの
アンドゲート２３の出力をＴ端子に入力するＴ型
フリツプフロツプ２４およびこのフリツプフロツ
プ２４のＱ端子からの出力をＴ端子に入力するＴ
型フリツプフロツプ２５ならびにこのフリツプフ
ロツプ２５のＱ端子からの出力をＴ端子に入力す
るＴ型フリツプフロツプ２６によつて構成されて
いる。そして、このＴ型フリツプフロツプ２６の
Ｑ端子からの出力はアンロツク出力信号として出
力端子２７に供給されるように構成され、また、
アンドゲート２１の出力はこれら各Ｔ型フリツプ
フロツプ２４〜２６の各リセツト端子Ｒにリセツ
ト信号を供給するように構成されている。
ト２０の出力と位相差弁別回路４のナンドゲート
６の出力を入力とし両入力の論理積をとるアンド
回路、２２は位相差弁別回路４の出力とパルス幅
発生回路１６の出力の論理積出力をリセツト信号
とし所定期間アンロツク信号を出力するカウンタ
回路で、パルス幅発生回路１６のＤ型フリツプフ
ロツプ１８のＱ端子からの出力と後述するＴ型フ
リツプフロツプ２６の端子からの出力を入力と
し両入力の論理積をとるアンドゲート２３とこの
アンドゲート２３の出力をＴ端子に入力するＴ型
フリツプフロツプ２４およびこのフリツプフロツ
プ２４のＱ端子からの出力をＴ端子に入力するＴ
型フリツプフロツプ２５ならびにこのフリツプフ
ロツプ２５のＱ端子からの出力をＴ端子に入力す
るＴ型フリツプフロツプ２６によつて構成されて
いる。そして、このＴ型フリツプフロツプ２６の
Ｑ端子からの出力はアンロツク出力信号として出
力端子２７に供給されるように構成され、また、
アンドゲート２１の出力はこれら各Ｔ型フリツプ
フロツプ２４〜２６の各リセツト端子Ｒにリセツ
ト信号を供給するように構成されている。
第４図は第３図の動作説明に供する各部の信号
波形を示す動作説明図で、ａは位相比較器３に入
力する基準信号frefの波形を示したものであり、
ｂは位相比較器３に入力するプログラマブルデバ
イダで分周された出力信号f1/N、ｃは位相差弁別
回路４の出力である位相差弁別信号、ｄはパルス
幅発生回路１６の出力信号、ｅはアンド回路２１
の出力である位相差弁別信号、ｆは出力端子２７
に得られるカウンタ回路２２の出力信号であるア
ンロツク信号の各波形を示したものである。
波形を示す動作説明図で、ａは位相比較器３に入
力する基準信号frefの波形を示したものであり、
ｂは位相比較器３に入力するプログラマブルデバ
イダで分周された出力信号f1/N、ｃは位相差弁別
回路４の出力である位相差弁別信号、ｄはパルス
幅発生回路１６の出力信号、ｅはアンド回路２１
の出力である位相差弁別信号、ｆは出力端子２７
に得られるカウンタ回路２２の出力信号であるア
ンロツク信号の各波形を示したものである。
つぎに第３図に示す実施例の動作を第４図を参
照して説明する。
照して説明する。
まず、入力端子１に印加された基準信号fref′を
縦続接続された３段のＤ型フリツプフロツプ１７
〜１９を通し、その信号を入力端子１５に印加さ
れるクロツク信号fckで１クロツクづつ遅延させ、
初段のＤ型フリツプフロツプ１７の出力と３段
目のＤ型フリツプフロツプ１９のＱ出力をナンド
ゲート２０に入力することにより、２段目のＤ型
フリツプフロツプ１８のＱ端子からの出力信号、
すなわち、第４図ａに示す基準信号frefの立ち下
がりエツジに対し、前後それぞれ１クロツク分だ
け“Ｌ”レベルになるパルス波形ｄ（第４図ｄ参
照）が得られる。ここで、入力端子１５に印加さ
れるクロツク信号fckの周波数は前述したように、
通常、水晶発振器など高安定な周波数を分周して
つくるため、パルス幅発生回路１６のナンドゲー
ト２０の出力信号ｄとしては正確なパルス波形の
信号が得られる。
縦続接続された３段のＤ型フリツプフロツプ１７
〜１９を通し、その信号を入力端子１５に印加さ
れるクロツク信号fckで１クロツクづつ遅延させ、
初段のＤ型フリツプフロツプ１７の出力と３段
目のＤ型フリツプフロツプ１９のＱ出力をナンド
ゲート２０に入力することにより、２段目のＤ型
フリツプフロツプ１８のＱ端子からの出力信号、
すなわち、第４図ａに示す基準信号frefの立ち下
がりエツジに対し、前後それぞれ１クロツク分だ
け“Ｌ”レベルになるパルス波形ｄ（第４図ｄ参
照）が得られる。ここで、入力端子１５に印加さ
れるクロツク信号fckの周波数は前述したように、
通常、水晶発振器など高安定な周波数を分周して
つくるため、パルス幅発生回路１６のナンドゲー
ト２０の出力信号ｄとしては正確なパルス波形の
信号が得られる。
つぎに、PLLがアンロツク状態になり、位相
差弁別回路４から出力される位相差弁別信号ｃ
（第４図ｃ参照）のパルス幅がパルス幅発生回路
１６の出力信号ｄ（第４図ｄ参照）のパルス幅よ
りも大きくなつた場合には、アンド回路２１の出
力には第４図ｅに示すような波形の“Ｈ”レベル
の出力信号ｅが得られる。このアンド回路２１の
出力信号ｅをカウンタ回路２２のリセツト端子Ｒ
に入力することにより、カウンタ回路２２の出力
信号ｆ（第４図ｆ参照）は“Ｈ”レベルになると
共に、アンドゲート２３のゲートを開くため、基
準信号fref（第４図ａ参照）がカウンタ回路２２で
計数され始める。そして、この基準信号frefを計
数している間、リセツト端子Ｒにアンド回路２１
から“Ｈ”レベルの信号ｅが入力されると、その
都度、カウンタの値をリセツトするため、カウン
タ回路２２の３段目のＴ型フリツプフロツプ２６
の端子からの出力であるアンロツク信号ｆ（第
４図ｆ参照）は“Ｈ”レベルとなつたままであ
る。
差弁別回路４から出力される位相差弁別信号ｃ
（第４図ｃ参照）のパルス幅がパルス幅発生回路
１６の出力信号ｄ（第４図ｄ参照）のパルス幅よ
りも大きくなつた場合には、アンド回路２１の出
力には第４図ｅに示すような波形の“Ｈ”レベル
の出力信号ｅが得られる。このアンド回路２１の
出力信号ｅをカウンタ回路２２のリセツト端子Ｒ
に入力することにより、カウンタ回路２２の出力
信号ｆ（第４図ｆ参照）は“Ｈ”レベルになると
共に、アンドゲート２３のゲートを開くため、基
準信号fref（第４図ａ参照）がカウンタ回路２２で
計数され始める。そして、この基準信号frefを計
数している間、リセツト端子Ｒにアンド回路２１
から“Ｈ”レベルの信号ｅが入力されると、その
都度、カウンタの値をリセツトするため、カウン
タ回路２２の３段目のＴ型フリツプフロツプ２６
の端子からの出力であるアンロツク信号ｆ（第
４図ｆ参照）は“Ｈ”レベルとなつたままであ
る。
つぎに、PLLが完全にロツク状態になると、
アンド回路２１の出力信号ｅは常に“Ｌ”レベル
となつているため、カウンタ回路２２は基準信号
frefを計数し、所定の値になつたときカウンタ回
路２２の縦続接続された３段目のＴ型フリツプフ
ロツプ２６の端子からの出力が“Ｌ”レベルと
なり、アンドゲート２３のゲートを閉じるため、
以後計数しなくなり、出力は“Ｌ”レベルにな
る。
アンド回路２１の出力信号ｅは常に“Ｌ”レベル
となつているため、カウンタ回路２２は基準信号
frefを計数し、所定の値になつたときカウンタ回
路２２の縦続接続された３段目のＴ型フリツプフ
ロツプ２６の端子からの出力が“Ｌ”レベルと
なり、アンドゲート２３のゲートを閉じるため、
以後計数しなくなり、出力は“Ｌ”レベルにな
る。
このようにして、アンロツク信号として、
PLLがアンロツク状態のときには“Ｈ”レベル
の信号が得られ、ロツク状態のときには“Ｌ”レ
ベルの信号が得られる。そして、これら各信号は
電源電圧や温度の変動による影響を受けることは
ない。
PLLがアンロツク状態のときには“Ｈ”レベル
の信号が得られ、ロツク状態のときには“Ｌ”レ
ベルの信号が得られる。そして、これら各信号は
電源電圧や温度の変動による影響を受けることは
ない。
以上本発明をＴ型フリツプフロツプを３段使用
したカウンタ回路を設ける場合を例にとつて説明
したが、本発明はこれに限定されるものではな
く、カウンタ回路の段数を変えることにより、ア
ンロツク信号の時間を変化させることができる。
したカウンタ回路を設ける場合を例にとつて説明
したが、本発明はこれに限定されるものではな
く、カウンタ回路の段数を変えることにより、ア
ンロツク信号の時間を変化させることができる。
以上の説明から明らかなように、本発明によれ
ば、複雑な手段を用いることなく、位相差弁別回
路とパルス幅発生回路およびカウンタ回路を設け
た簡単な構成によつて、電源電圧や温度の変動に
影響を受けることがなく、PLLがアンロツク状
態から完全にロツクするまでアンロツク信号を一
定のレベル信号として出力することができるの
で、実用上の効果は極めて大である。
ば、複雑な手段を用いることなく、位相差弁別回
路とパルス幅発生回路およびカウンタ回路を設け
た簡単な構成によつて、電源電圧や温度の変動に
影響を受けることがなく、PLLがアンロツク状
態から完全にロツクするまでアンロツク信号を一
定のレベル信号として出力することができるの
で、実用上の効果は極めて大である。
第１図は従来のアンロツク検出回路の一例を示
す回路図、第２図は第１図の動作説明図、第３図
は本発明によるアンロツク検出回路の一実施例を
示す回路図、第４図は第３図の動作説明図であ
る。 ３……位相比較器、４……位相差弁別回路、１
６……パルス幅発生回路、２１……アンド回路、
２２……カウンタ回路。
す回路図、第２図は第１図の動作説明図、第３図
は本発明によるアンロツク検出回路の一実施例を
示す回路図、第４図は第３図の動作説明図であ
る。 ３……位相比較器、４……位相差弁別回路、１
６……パルス幅発生回路、２１……アンド回路、
２２……カウンタ回路。
Claims (1)
- １ 電圧制御発振器の発振出力をプログラマブル
デバイダで分周した出力信号と基準信号との位相
差を検出する位相比較器を含み、前記プログラマ
ブルデバイダの分周比を可変することにより前記
電圧制御発振器の発振周波数を設定するPLL周
波数シンセサイザにおいて、前記位相比較器の出
力信号を入力とし位相差弁別信号を発生する位相
差弁別回路と、前記基準信号に同期した一定時間
幅のパルスを発生するパルス幅発生回路と、前記
位相差弁別回路の出力と前記パルス幅発生回路の
出力の論理積をリセツト信号とし所定期間アンロ
ツク信号を出力するカウンタとを具備してなるこ
とを特徴とするアンロツク検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104943A JPS60247330A (ja) | 1984-05-22 | 1984-05-22 | アンロツク検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104943A JPS60247330A (ja) | 1984-05-22 | 1984-05-22 | アンロツク検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247330A JPS60247330A (ja) | 1985-12-07 |
| JPH0250655B2 true JPH0250655B2 (ja) | 1990-11-05 |
Family
ID=14394167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59104943A Granted JPS60247330A (ja) | 1984-05-22 | 1984-05-22 | アンロツク検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247330A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2618958B1 (fr) * | 1987-07-29 | 1995-04-21 | Radiotechnique Compelec | Synthetiseur de frequences presentant un dispositif indicateur d'accord |
| JP2634417B2 (ja) * | 1987-11-16 | 1997-07-23 | 富士通株式会社 | ロック検出回路 |
| JPH01231430A (ja) * | 1988-03-10 | 1989-09-14 | Nec Corp | Ｐｌｌロック検出回路 |
| JP2006157630A (ja) * | 2004-11-30 | 2006-06-15 | Nec Electronics Corp | Ｐｌｌ回路 |
-
1984
- 1984-05-22 JP JP59104943A patent/JPS60247330A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60247330A (ja) | 1985-12-07 |
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