JP3005549B1 - Pll回路及びそのpll同期方法 - Google Patents
Pll回路及びそのpll同期方法Info
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- JP3005549B1 JP3005549B1 JP10307804A JP30780498A JP3005549B1 JP 3005549 B1 JP3005549 B1 JP 3005549B1 JP 10307804 A JP10307804 A JP 10307804A JP 30780498 A JP30780498 A JP 30780498A JP 3005549 B1 JP3005549 B1 JP 3005549B1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
る場合に、PLL回路の変更並びに人手による回路動作
モードの変更を行わなくても、その入力された基準クロ
ックの周波数に対して位相ロックループを確立できるP
LL回路及びそのPLL同期方法を提供する点にある。 【解決手段】本実施の形態に係るPLL回路は、図1の
ブロック図に示すように、タイマ回路1とクロック数計
数カウンタ2とコンパレータ回路3と、入力クロック分
周回路4と位相比較回路5と出力クロック分周回路6と
ローパスフィルタ7とVCO8とで概略構成される。
Description
し、特に入力されるクロックの周波数が複数存在する場
合のPLL回路及びそのPLL同期方法に属する。
116436で用いている構成が一般的である。図8の
ブロック図で示すように、基準水晶発振回路101から
発生した基準信号に対して、VCO104の発振出力を
位相ロックした希望周波数として取り出すために、分周
比を設定するプログラマブル分周器105によって分周
を行い、その分周出力を位相比較器102に被比較信号
として入力し、基準水晶発振回路101の基準信号出力
との位相比較を行う。
VCO104の制御電圧としてVCO104にローパス
フィルタ103を介してフィードバックされる。
されたVCO104の発振出力が再度プログラマブル分
周器105を介して位相比較器102に戻ることを繰り
返し、VCO104の発振出力は基準水晶発振器の基準
信号との位相差が無くなって安定した希望周波数を出力
する位相ロックループが成立するものである。
術には以下に掲げる問題点があった。入力される基準ク
ロックの周波数が、予め決められた一つの固定周波数し
か対応できないということである。その理由は、入力さ
れる基準クロックの周波数を判定する手段がないこと
と、プログラマブル分周器の分周比を自動で切り換える
手段が無いためという問題点があった。
のであり、その目的とするところは、入力される基準ク
ロックの周波数が複数存在する場合に、PLL回路の変
更並びに人手による回路動作モードの変更を行わなくて
も、その入力された基準クロックの周波数に対して位相
ロックループを確立できるPLL回路及びそのPLL同
期方法を提供する点にある。
は、位相ロックされた希望周波数を出力するPLL回路
であって、システムクロックを入力とし、計数時間パル
ス、ラッチパルス及びリセットパルスを出力するタイマ
回路と、計数時間パルス及びラッチパルスを元に、複数
の入力クロック周波数に対する計数データをラッチ後、
ラッチ計数データを出力するとともに、リセットパルス
によってリセットされるクロック数計数カウンタと、そ
れぞれ異なるしきい値データを有し、このしきい値デー
タとラッチ計数データとを比較する複数のコンパレータ
回路と、複数のコンパレータ回路からのコンパレータ出
力信号のデータから分周比を決定するための分周比設定
データを出力するデコーダと、分周比設定データで決定
される分周比で入力クロックを分周し、入力クロック分
周パルスを出力する入力クロック分周回路とを備え、複
数の入力クロックの周波数を判別し、自動で位相ロック
ループを確立することを特徴とする。請求項2に記載の
発明は、複数の入力クロックの周波数を判別し、自動で
位相ロックループを確立するPLL同期方法であって、
システムクロックを入力とし、計数時間パルス、ラッチ
パルス及びリセットパルスを出力する第1の工程と、計
数時間パルス及びラッチパルスを元に、複数の入力クロ
ック周波数に対する計数データをラッチ後、ラッチ計数
データを出力する第2の工程と、計数データをラッチ
後、リセットパルスによってラッチをリセットする第3
の工程と、それぞれ異なるしきい値データとラッチ計数
データとを比較する第4の工程と、それぞれ異なるしき
い値データとの複数の比較を示すデータから分周比を決
定するための分周比設定データを出力する第5の工程
と、分周比設定データで決定される分周比で入力クロッ
クを分周し、入力クロック分周パルスを出力する第6の
工程とを備えることを特徴とする。
に基づいて詳細に説明する。本実施の形態に係るPLL
回路は、図1のブロック図に示すように、タイマ回路1
とクロック数計数カウンタ2とコンパレータ回路3と、
入力クロック分周回路4と位相比較回路5と出力クロッ
ク分周回路6とローパスフィルタ7とVCO8とで概略
構成される。
に入力され、タイマ回路1は、クロック数計数カウンタ
2に接続され、入力クロックICLKを計数する所定時
間幅の計数時間パルスT1、クロック計数データをラッ
チするためのラッチパルスT2並びにクロック数計数カ
ウンタ2の内部回路をリセットするためのリセットパル
スT3を出力する。
は、クロック数計数カウンタ2、入力クロック分周回路
4に入力される。クロック数計数カウンタ2はコンパレ
ータ回路3に接続され、タイマ回路1からの計数時間パ
ルスT1にて決定される所定時間において、入力クロッ
クICLKが何クロック入力されたかを計数し、タイマ
回路1からのラッチパルスT2にてラッチ後、そのラッ
チ計数データK2をコンパレータ回路3へ出力する。
回路4に接続され、クロック数計数カウンタ2からのラ
ッチ計数データK2から、入力クロック分周回路4の分
周比を決定する分周比設定データBXを生成し出力す
る。
5に接続され、前記分周比設定データBXにより決定さ
れる分周比で入力クロックICLKを分周し、入力クロ
ック分周パルスBICKを出力する。
接続され、入力クロック分周パルスBICKと出力クロ
ック分周パルスBOCKの位相差分を位相差分パルスと
して出力する。
れ、位相差分パルスを平滑化して直流信号として出力す
る。VCO8は、ローパスフィルタ7からの直流信号の
電圧レベルに応じて発振周波数を決定し、出力クロック
OCLKを出力する。出力クロック分周回路6は位相比
較回路5と接続され、出力クロックOCLKを位相比較
周波数まで分周した出力クロック分周パルスBOCKを
出力する。
マ回路1の構成例を示すブロック図である。タイマ回路
1は第1カウンタ21とゲート回路22とラッチパルス
/リセットパルス生成回路23とから概略構成される。
クロックSCLKによりカウントアップする。ゲート回
路22は、第1カウンタ21の出力データからクロック
数計数カウンタ2でクロック数を計数する時間幅の計数
時間パルスT1を生成し出力する。
3は、ゲート回路22出力の計数時間パルスT1からク
ロック数計数カウンタ2で使用するラッチパルスT2と
リセットパルスT3を生成し出力する。
ック数計数カウンタ2の構成例を示すブロック図であ
る。クロック数計数カウンタ2は、第2カウンタ31と
ラッチ回路32とから構成される。
計数時間パルスT1のパルス幅時間において、入力クロ
ックICLKが何クロック入力されたかを計数し、その
計数データK1をラッチ回路32に出力する。なお、第
2カウンタ31は、タイマ回路1からのリセットパルス
T3により定期的にリセットされる。
マ回路1からのラッチパルスT2によりラッチし、コン
パレータ回路3へラッチ計数データK2として出力す
る。
パレータ回路3の構成例を示すブロック図である。コン
パレータ回路3は、各しきい値データS1〜S4が設定
されているコンパレータ41〜44とデコーダ45とか
ら構成される。
数カウンタ2からのラッチ計数データK2を受信し、各
しきい値データS1〜S4に対してそのしきい値データ
を越えた場合に、各コンパレータ出力信号C1〜C4に
おいてHの信号を出力する。
1〜C4のデータから、入力クロック分周回路4の分周
比を決定する分周比設定データBXを出力する。
参照して説明する。図1において、入力クロックICL
Kは256KHz,1024KHz,1536KHz,2
048KHzの4つの周波数のいずれかが入力され、ク
ロック計数時間は125μS,位相比較回路5における
位相比較周波数は4KHzと仮定する。
すタイムチャートである。図6は、各入力クロック周波
数におけるクロック数計数カウンタ2で計数したクロッ
ク計数値データ例並びに図4のコンパレータ回路におけ
るコンパレータ出力C1〜C4の出力データ値並びに分
周データ種別を示した表である。
コンパレータ41〜44のしきい値データS1〜S4を
示した表である。
タ2はタイマ回路1からの計数時間パルスT1のHの時
において、入力クロックICLKのクロック数を計数
し、計数データK1を出力する。
ッチパルスT2でラッチされ、ラッチ計数データK2と
してコンパレータ回路3へ出力される。なお、計数デー
タK1はラッチ後に、タイマ回路1からのリセットパル
スT3のタイミングでクリアされる。
K2を受信し、図4における各コンパレータ41〜44
にて図7に示す各しきい値データS1〜S3と比較さ
れ、各コンパレータのしきい値データS1〜S3に対し
てラッチ計数データK2がそのしきい値データを超えた
場合、しきい値データを超えたデータを受信したコンパ
レータは、Hの信号を出力する様動作する。
を、コンパレータ出力信号C1〜C4データとして出力
する。
1〜C4を受信し、そのデータに対して予め決定されて
いる分周比設定データBXを入力クロック分周回路4に
出力する。
36KHz、ラッチ計数データK2が192だった場
合、図6示す様にC1〜C3=H、C4=Lというデー
タが出力され、図4におけるデコーダ45からはそのデ
ータから入力クロック分周回路4において384分周さ
せるための分周比データ(B3)が、入力クロック分周
回路4に出力される。
力クロックICLKの周波数を位相比較周波数である4
KHに分周する様動作する。
計数から分周比設定までの動作を、計数時間パルスT1
の周期に合わせて繰り返し行う。
れた入力クロック分周パルスBICKは、出力クロック
分周回路6でVCO8の出力クロックを位相比較周波数
の4KHzに分周した出力クロック分周パルスBOCK
と位相較回路5で位相比較される。
分パルスとしてローパスフィルタ7に出力する。ローパ
スフィルタ7は位相差分パルスを平滑し、その位相差分
に見合った電圧レベルの直流信号をVCO8に出力す
る。VCO8は、前記直流信号の電圧レベルに応じて発
振周波数を決定し出力する。
に示す予め登録された入力クロックICLKの周波数に
対して、自動的に周波数を判別し位相ロックループを確
立する。
構成されているので、以下に掲げる効果を奏する。本実
施の形態では、入力されたクロック周波数が予め登録さ
れた複数の周波数のどの周波数かを判別する手段により
自動的に入力クロックの周波数を判断して、この結果を
もとにその周波数に合うように内部分周回路の分周比を
可変する手段を設けたため、スイッチ設定等の人の手に
よる分周比の設定を行う必要がなく、自動で位相ロック
ループを確立でき、又、入力クロック周波数と分周比の
相違による動作不具合を防止できる効果がある。
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
で、以下に掲げる効果を奏する。外部から入力されるク
ロックの周波数が複数存在するPLL回路を用いたシス
テムにおいて、その周波数が可変する場合スイッチ設定
等の人の手によるPLL回路の動作モード変更等を行う
必要がない。又、入力クロック周波数とPLL回路の動
作モードの相違による動作不具合を防止できる。
数を認識して内部分周回路の分周比を可変する手段を設
けたためである。
ロック図である。
る。
る。
ト図である。
の一例を示す図である。
部しきい値データを示す図である。
Claims (2)
- 【請求項1】 位相ロックされた希望周波数を出力する
PLL回路であって、システムクロックを入力とし、計数時間パルス、ラッチ
パルス及びリセットパルスを出力するタイマ回路と、 前記計数時間パルス及びラッチパルスを元に、複数の入
力クロック周波数に対する計数データをラッチ後、ラッ
チ計数データを出力するとともに、前記リセットパルス
によってリセットされるクロック数計数カウンタと、 それぞれ異なるしきい値データを有し、このしきい値デ
ータと前記ラッチ計数データとを比較する複数のコンパ
レータ回路と、 前記複数のコンパレータ回路からのコンパレータ出力信
号のデータから分周比を決定するための分周比設定デー
タを出力するデコーダと、 前記分周比設定データで決定される分周比で前記入力ク
ロックを分周し、入力クロック分周パルスを出力する入
力クロック分周回路と を備え、前記複数の入力クロックの周波数を判別し、自動で位相
ロックループを確立する ことを特徴とするPLL回路。 - 【請求項2】 複数の入力クロックの周波数を判別し、
自動で位相ロックループを確立するPLL同期方法であ
って、システムクロックを入力とし、計数時間パルス、ラッチ
パルス及びリセットパルスを出力する第1の工程と、 前記計数時間パルス及びラッチパルスを元に、複数の入
力クロック周波数に対する計数データをラッチ後、ラッ
チ計数データを出力する第2の工程と、 前記計数データをラッチ後、前記リセットパルスによっ
て前記ラッチをリセットする第3の工程と、 それぞれ異なるしきい値データと前記ラッチ計数データ
とを比較する第4の工程と、 前記それぞれ異なるしきい値データとの複数の比較を示
すデータから分周比を決定するための分周比設定データ
を出力する第5の工程と、 前記分周比設定データで決定される分周比で前記入力ク
ロックを分周し、入力クロック分周パルスを出力する第
6の工程と を備えることを特徴とするPLL同期方法。
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JP10307804A JP3005549B1 (ja) | 1998-10-15 | 1998-10-15 | Pll回路及びそのpll同期方法 |
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CN111092617A (zh) * | 2018-10-23 | 2020-05-01 | 台湾积体电路制造股份有限公司 | 分频器电路 |
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-
1998
- 1998-10-15 JP JP10307804A patent/JP3005549B1/ja not_active Expired - Fee Related
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CN111092617B (zh) * | 2018-10-23 | 2024-05-14 | 台湾积体电路制造股份有限公司 | 分频器电路、用于分频器电路的方法及补偿电路 |
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