JPS60145728A - 位相ロツクル−プ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔１〕　技術分野 本発明は、簡単な回路構成で、しかも小型でかつ安価に
帯域制御を行なえるように、出方信号の入力信号への口
、りの有無にエリ広帯域モードと狭帯域モードとに切シ
換え可能な帯域制御回路を内蔵した位相口、クループ装
置に関する。

〔２〕　背景技術 従来のディジタル型の位相口、クループ装置（以下、　
ｒ　ＰＬＬ　Ｊ装置というンとして１例えば第１図に示
すものがあり、入力信号と出力信号との位相差を検出す
る位相比較器ｌと、入力端子Ｕ、＋、ＯＦ、ｒ、Ａ、Ｂ
、Ｏ，Ｄ及び出力ｍ子ＱＡ、ＱＢ、ＱｃｌＱＤを有し位
相比較器１により検出された位相ずれ幅を前記出方信号
をクロツクパルスとしてカウントするカウンタ２と。

カウンタ２のカウント値を所定の分周比で出力するため
の分周比設定器２ａと、入力端子ｏｐ。

Ａ’　、　Ｂ’　、σ、］）′等を有しカウント２から
出力される分周されたカウント値に基づいて前記出力信
号を送出するカウンタ３と、カウンタ３に対して分周比
を指令する分周比変換回路と、カウンタ３に基準発振信
号を与える基準発振回路５と、前記出力信号を反転して
第１のカウンタ２にクロックパルスとして与えるＮＯＴ
回路６とから構成されている。そしてカウンタ２と分周
比設定器２ａとはローパスフィルタを構成すると共に１
分周比変換回路４．カウンタ３及び基準発振回路５には
電圧制御発振回路（以下。

ｒ　ＶＯＯＪという）を構成している。

ここで５位相比較器ＩＶｉ、入力信号とフィードバック
された出力信号とを比較し、入力信漫が出力信号に対し
て進相のときは出力のをハイレベル（以下、　ｒ　ＨＪ
　レベルという）Ｓ入力信号が出力信号に対して遅相の
ど肚鴫烟をローレベル（以下、「Ｌ」レベルという）に
してカウンタ２のい入力端子に与える。従って、位相比
較器１の出力■のＨ，Ｌに応じて現時点での入力信号と
出力信号との位相状態が判別できることになる。

カウンタ２の入力端子ＣＰには出力信号がＮＯＴ回路６
で反転されてクロックパルス◎トシて与えられると共に
５分周比を設定するだめの入力端子Ａ、Ｂ、０．Ｄには
それぞれ分周比設定器２ａで設定されたＨレベルまたは
Ｌレベルの組合せからなる信号が与えられる。するとカ
ウンタ２は、位相比較器ｌの出力■である位相差信号に
応じて分周比設定器２ａにエリ設定された所定の分周比
で出力信号をカウントアツプまたはカウントダウンする
。すなわち、出力信号に対して入力信号が進相時にはカ
ウントアツプ動作をおこない、出力信号に対して入力信
号が遅相時にはカウント動作を行ない、出力端子Ｑ人・
、Ｑ’ａ　、　ＱｃＱｒｙから出力信号■を出し分周比
変換回路４を介してカウンタ３の入力端子ａ、／　、　
ｎ／　、　ｃ／　、　ｕ／に与える。

カウンタ３の入力端子Ａ’、Ｂ’、σ、Ｄ’Ｆｉそれぞ
れ分周比を設定するだめの端子で、これらの端子Ａ’　
、　Ｂ’　、　０’　、　Ｉ）’にＨまたはＬの組合せ
を与えることにより、カウンタ３は分周比を設定され、
基準発振回路からＣＰ入力端子に与えられるクロックパ
ルスを定められた分周比でカウントして出力する。基準
発振回路５か・ら出力されるクロックパルスとしての基
準発振信号は、入力信号に対してきわめて高い周波数に
選ばれる。

また１分周比変換回路４は、カウンタ２の出力端子Ｑ　
ｐ、　、Ｑ　ｎ　、　ＱＣ、Ｑ　Ｄからの出力信号りを
・受け、カウンタ３の入力端子τへ制御信号■４与えて
カウンタ３に対して所定の分周比を与えるように動作す
る。

以上の構成において、入力信号と出力信号との間に位相
差が無い通常の状態では１分周比変換回路４はカウンタ
２の出力信号■を受け、カウンタ３に対して規定の分周
をおこなうよう指令信号を発する。そして入力信号と出
力信号との間に位相差が生じてカウンタ２がカウントダ
ウン動作もしくはカウントアツプ動作をおこなうように
なった場合には１分周比変換回路４はカウンタ３の分周
比を所定の時間幅だけ増加または減少させるようカウン
タ２に対して制御動作をおこなう。

すなわち、分周比変換回路４からカウンタ２に対して制
御信号■が出力されない状態では。

カウンタ３は単に規定の分周（通常時は１／１５）をお
こなっているが、第２図に示すように入力信号に対する
出力信号の進相時にはカウンタ３の分局比が制御信号■
の出ている時間幅１．だけ下り、１／１４となる。これ
によって出力信号の周期は短くなるため入力信号の位相
に近づくことになり、入力信号との信号との位相が一致
するまで所定の時間ｌ１ｌｌ　この制御がおこなわれる
。一方、入力信号に対する出力信号の遅相時にはカウン
タ３の分周比を制御信号■が出ている時間幅ｔ！だけ上
げる（通常はｌ／１６とする）。

これによって出力信号の周期は長くなるため入力信号の
位相に近づくことになり、入力信号との位相が一致する
まで所定の時間ｔ２この制御がおこなわれる。

第３図は第１図のＰＬＬ装置の具体的構成の一例を示し
、第１図と同一の部分は同一の引用数字で示す。−この
ＰＬＬ装置は、入力端子り、ＯＦ及び出力端子Ｑ、Ｑを
有するＤ型フリ、プフロッグからなる位相比較器ｌと、
入力端子い。

ＯＦ、τ、Ａ、Ｂ、Ｏ，Ｄ及び出力端子ＱＡ　＋ＱＲ，
Ｑｃ、　ＱＤを有するアップダウンカウンタ２と、入力
端子ｏｐ、τＨＡ’　、　Ｂ’　、σ、Ｄ′及び出力端
子ＴＯを有し入力端子ＣＰに与えられる１、　５　ＭＨ
ｚのクロックパルスを通常時は１／１５１Ｃ分周して出
力端子Ｔｏから１００　ｋＨｚの出力信号ｃ！３＜−出
すアップダウンカウンタ３１．入力端子ＣＰ及び出力端
子ＱＡ、ＱＢ、Ｑｃ、ＱＤを有し入力端子ＣＰに与えら
れる１　００　ｋＨｚの信号ｙ＜ｘ／１ｏに分周して出
力端子ＱＡから１０ｋＨｚの出力信号を出すアップダウ
ンカウンタ３２、及びアップダウンカウンタ３１の出力
端子Ｔ。

から出る１　００　ｋＨｚの信号を反転してその入力端
子τに与える反転回路３３からなるカウンタ３とＣカウ
ンタ２の分周されたカウント値からカウンタ３に対する
分周比指令信号を作るための論理回路４１．４２及びカ
ウンタ２に対する制御信号■を出力するための論理回路
４３からなる分周比変換回路４と、１．５ＭＨｚのクロ
ックパルスである基準発振信号を出力する基準発振回路
５とより構成される。

第４図は第３図に示した回路各部の信号波形を示すタイ
ミングチャートで、第３（９）中に記号で示した部分の
波形図をそれぞれ表わしている。

また、第５図はカウンタ２及びカウンタ３１の動作説明
図である。出力信号の遅相時には位相比較器ｌの出力信
号のによりカウンタ２はカウントダウン動作を行なう。

するとカウンタ２はクロックパルス◎が加わるごとにそ
の出力が。

例えば■→■→■というように減算していく。

そしてカウンタ２の出力端子Ｑ、Ａ　＋　ＱＢ　＋　Ｑ
ＣｒＱＤから出力信号″＋　０＃　、　＠＋　、　＃　
、　＠　１　＃、″′０＃が発られるとこれが分周比変
換回路４の論理回路４１．４２で変換されて信号″ＩＯ
”　ｎｏ＃１ｍ０ｍ。

６０”がカウンタ３１の入力端子Ｎ　ＨＢ’　ｇ　Ｏ’
　ｐＤ′にそれぞれ与えられる。すると分周比変換回路
４３の論理回路４３から２サイクルに１回の割合で制御
信号■が出力されてカウンタ２の入力端子τに与えられ
る象め、制御信号■の時間’Ｉ’ｌｌ　ｔ　＊だけカウ
ンタ３１の分周比が１／１６に変更される。一方、出力
信号の進相時には位相比較器１の出力信号のによりカウ
ンタ２はカウントアツプ動作を行なう。するとカウンタ
２はクロックパルス◎が加わるごとにその出力が、例え
ば■→■→■というように加算されていく。

そしてカウンタ２の出力端子ＱＡ　＋　ＱＢ　ｒ　Ｑ（
ｒＱＤから出力信号′ＩＮ、″′Ｏ＃、″′１”　ｓｕ
　Ｏ＃が発せられると、これが論理回路４１．４２で変
換されて信号″Ｏｎ、″Ｑ　＃Ｉ　、　Ｉ（ｌ”、′０
”がカウンタ３１の入力端子Ａ’　、　Ｂ’　、げ、Ｄ
′にそれぞれ与えられる。すると論理回路４２から２サ
イクルに１回の割合で制御信号■が出力されてカウンタ
２０入力端子τに与えられるため、制御信号■の時間幅
１．だけカウンタ３１の分周比がｌ／１４に変更される
。ここで、制御信号■は２サイクルに１回出力されるた
め、遅相時にはその周期は１９９．３μｓとなり、進相
時には２００．６７／Ａｓとなるため、第３図に示すＰ
ＬＬ回路は中心周波数１０　ｋＨｚ±３５　Ｈｚのキャ
プチャレンジを持ったロック動作を行なう。

以上説明したＰＬＬ装置にあっては、キャプチャレンジ
が広いと引き込み時間が短いという利点を有する反面、
入力信号にノイズが含まれるとノイズに影響を受けやす
いという不合理がある。一方、キャプチャレンジが狭い
場合、引き込み時間は長いが入力信号に含まれるノイズ
の影響を受けにくいという利点がある。そこで、この両
者の利点を生か−すために帯域制御回路を設け、入力信
号が入力された状態ではできるだけ速くロックインする
ように広帯域モードで待機Ｌ／：、ロックイン後はでき
るだけ外乱に左右されないように狭帯域モードにセット
することが望ましい。

しルし、従来のＰＬＬ装置にあっては、仁の帯域制御回
路をＰＬＬ回路とは別に持っており、しかもこの帯域制
御回路はバンドパスフィルタと全波整流回路とレベルコ
ンパレータとより構成されているため、比較的複雑な回
路構成となって大型でかつ高価な帯域制御となる恐れが
ある。

〔３〕　発明の目的および構成 本発明は、上記に鑑みてなされたものであり、簡単な回
路構成で、しかも小型でかつ安価に帯域制御を行なうよ
うにするため、出力信号の入力信号へのロックの有無に
より広帯域モードと狭帯域モードとに切り換え可能な帯
域制御回路を内蔵した位相ロックルーズ装置を提供する
ものである。

〔４〕　実施例 以下１本発明によるＰＬＬ装置を説明する。

第６図は本発明の一実施例を示し、第１図と同一の部分
は同一の引用数字で示したので重複する説明は省略する
が、入力信号と出力信号との位相差に基づいて分周比変
換回路４の持つ分局比変化のだめの時間幅を制御する帯
域制御回路７を設けた構成において第１図のものと相違
する。ここで、帯域制御回路７は、入力信号と出力信号
を入力しこの両者の位相差を検出する検出回路７１と、
検出回路７１の出力信号を積分するＯＲ積分回路７２と
、ＯＲ積分回路７２の出力を可変抵抗７３を介して与え
られる基準電圧＋Ｖと比較しロック状態か非ロツク状態
かを判断してそれに応じた出力信号を分周比変換回路４
に与えるレベルコンパレータ７４とから構成されている
。そしてレベルコンパレータ７４の出力が弁口、り状態
を示フ場合には１分周比変換回路４を介して制御信号■
の時間幅全拡大しカウンタ３に対する分周比指令信号を
変化させるように動作する。

第７図は第６図に示すＰＬＬ装置の具体的な回路構成例
を示すもので、第３図の回路に、入力信号と出力信号を
入力しその排他的論理和をめるエクスクル−シブＯＲ回
路からなる検出回路７１と、検出回路７１の出力信号を
積分するＯＲ積分回路７２と、ＯＲ積分回路７２の出力
信号と可変抵抗７３を介して与えられる基準−電圧＋Ｖ
とを比較するレベルコンパレータ７４　ト。

レベルコンパレータ７４の出力側とアース間に接続され
た抵抗７５と、入力端子がレベルコンパレータ７４と抵
抗７５の接続点及びカウンタ３２の出力端子ＱＢにそれ
ぞれ接続され出力端子が分周比変換回路４中の論理回路
４３１Ｃ接続された０几回路７６とからなる帯域制御回
路７を、設けた構成よりなる。

以上の構成において、入力信号と出力信号とが非ロツク
状態にある場合には、入力信号と出力イｇ号との位相差
が存在するため、検出回路７１の出力にＨレベルが表わ
れ、これがＯＲ積分回路７２を介してレベルコンパレー
タ７４に与えられる。すると０几積分回路７２の出力が
基準電圧＋■エリも高いため、レベルコンパレータ７４
の出力がＨレベルとなり、このためＯＲ回路７６を介し
て分周比変換回路４内の論理回路４３の入力にはハイレ
ベルの信号が印加されることになる。一方、入力信号と
出力信号とが口、り状態にある場合には、入力信号と出
力信号との位相差が零のため、検出回路７１の出力がＬ
レベルとなり、これがＯＲ積分回路７２を介してレベル
コンパレータ７４に与えられる。するとＣ几積分回路７
２の出力が基準電圧＋■よリモ低いため、レベルコンパ
レータ７４の出力がＬレベルとなり、これとカウンタ３
２の出力端子ＱＢから与えられる信号とがＯＲ回路７６
により論理和がとられて論理回路４３に与えられるため
、帯域制御回路７がない状態、すなわち第３図に示す従
来のＰＬＬ装置と同様の動作を行なうことになる。

第８図は弁口、り状態における第７図の回路の主要部分
の動作波形を示すタイミングチャートである。前述した
ように非ロツク状態時には論理回路４３の１入力端子が
Ｈレベルとなっているため、論理回路４３を介して出力
される制御（ｉ号■はその時間＃Ａｔが拡大されたもの
となる。ここで、出力信号の遅相時には位相比較器１の
出力信号のによりカウンタ２はカウントダウン動作を行
なう。するとカウンタ２はクロックパルス０が加わるご
とにその出力が、例えば■→■→■という工うに減算し
ていく。そしてカウンタ２の出力端子ＱＡ、ＱＢ　Ｉ　
ＱＣＩ　ＱＤから出力信号″′０＃、“ｌ”、、″′０
＃が発せられると、これが論理回路４１．４２で変換さ
れると共に、論理回路４３から２サイクルに１回の割合
で前述した制御信号■が出力されてカウンタ２の入力端
子τに与えられるため、信号″Ｑ　ＩＩ　、　＠　Ｑ　
＃　、　＠　Ｑ　＃　、　Ｍ　Ｏ”がカウンタ３１−の
入力端子Ａ’　、　Ｂ’　、σ、Ｉｙにそれぞれ与えら
れ。

制御信号■の拡大された時間幅ｔだけカウンタ３１の分
周比が１／１６に変更される。一方、出力信号の進相時
には位相比較器１の出力信号のによりカラ／り２はカウ
ントアツプ動作を行なつ。するとカウンタ２はクロ、ク
パルス◎カ加わるごとにその出力が、例えば■→■→［
株］というように加算されていく。そしてカウンタ２の
出力端子ＱＡ・ＱＢ　Ｉ　ＱＣＩ　Ｑｎから出力信号＠
０”、＠ｌ＃、″′０”　＠　１　＃が発せられると、
これが論理回路４１．４２で変換されると共に、論理回
路４３から２サイクルに１回の割合で前述した制御信号
■が出力されてカウンタ２の入力端子τに与えられるた
め、信号″′Ｏ”ｌ”ｌ”１″′０”、″０”がカウン
タ３１の入力端子Ａ、Ｂ’。

σ、Ｄ′にそれぞれ与えられ、制御信号■の拡大された
時間幅ｔだけカウンタ３１の分周比が１／１４に変更さ
れる。

ここで、出力周波数の変化を考えてみる。入力信号と出
力信号との間に位相差が無い定常時。

すなわち周波数ロック時には制御信号■が出力されない
ため、カウンタ３１による分周比は１／１５となり、従
ってこの場合の周期ａは。

５ となる。このため中心周波数人は。

人＝　−−１０ｋＨｚ　（２） となる。一方、進相時の周期すは、 ＝（５０μ８　）　−）−（４６，６μｓ）＝　９６．
６μ５（３） となる。第８図から明らかなように制御信号■の制御タ
イミングは２サイクルに１回であるから、その等何周波
数Ｂ′は。

となる。他方、遅相時の周期０は、 ；（５０μ５）−１−（５３，３μＳ）、＝１０３．３
μ５（５） となる。上記と同様に２サイクルに１回のコントロール
であるから１等価周波数ｑは。

となる。このように弁口、り状態時にはＰＬＬ装置の中
心周波数が進相または遅相に応じてシフトシ、このキャ
プチャレンジが広くなる（すなわち広帯域モードとなる
）ため、信号入力時には短時間で容易に口、フィンする
ことができる。

一方１口、り状態時には、前述したように帯域制御回路
７が動作しな、いのでＰＬＬ装置の中心周波数が変化せ
ず、狭帯域モードに保持することができるため、入力信
号に含まれるノイズの影響を受けにくくすることができ
る。しかも簡単な構成の帯域制御回路７を内蔵させるよ
うにしたため、小屋でかつ安価なＰＬＬ装置を提供する
ことができる。

〔５〕　発明の詳細 な説明した通り１本発明のＰＬＬ装置によれば、帯域制
御回路を内蔵させ、この帯域制御回路により非ロツク状
態時にｔｉｔ　ＰＬＬ装置の中心周波数をシフトさせて
広帯域モードとし、ロック状態時には中心周波数をシフ
トさせないで狭帯域モードに保つようにしたため、信号
入力時には容易にロックインすることができ、ロックイ
ン後は外乱に左右されないＰＬＬ装置を簡易、的確かつ
、小型、安価に提供することができる。

【図面の簡単な説明】

第１図は従来のＰＬＬ装置の構成を示すブロック線図、
第２図は第１図の装置の動作を示すタイミングチャート
、第３図は第１図に示した装置の詳細構成を示す回路図
、第４図は第３図の回路の動作を示すタイミングチャー
ト、第５図は第４図中のカウンタの動作説明図、第６図
は本発明の一実施例に↓るＰＬＬ装置の構成を示すプロ
、り線図、第７図は第６図の装置の詳細構成を示す回路
図、第８図は第７図の回路の動作状態を示すタイミング
チャートである。 符号の説明 】・・・位相比較器、２・・・第１のカウンタ、３・・
・第２のカウンタ、　４・・・分周比変換回路、５・・
・基準発振回路、　７・・・帯域制御回路、７１・・・
・位相差検出回路、７２・・・ＯＲ積分回路、７４・・
・レベルコンパレータ。 特許出願人　富士ゼロックス株式会社 代理人　弁理士　松　原　伸　２ 同　弁理士　村　木　清　旬 間　弁理士　平　１）　忠　扇 回　弁理士　上　島　淳　− 同　弁理士　鈴　木　均

Claims (1)

1. 【特許請求の範囲】 入力信号と出力信号との位相差に応じて位相赤信号を出
   力する位相比較器と、前記位相差信号に応じて前記出力
   信号を所定の分局比でカウントアツプまたはカウントダ
   ウンする第１のカウンタと、この第１のカウンタのカウ
   ント値に基づいた指令信号に応じた分周比で基準発振信
   号を分周して前記出力信号を得る第２のカウンタと、前
   記第１のカウンタがカウントダウン動作かカウントアツ
   プ動作かに応じて前記第２のカウンタの分局比を所定の
   時間１コだけ増加または減少させる分周比交換回路とを
   備えた位相口、クループ装置において。 前記位相差をＯＲ積分回路により積分し、その積分値に
   基づいて前記入力信号と出力信号との間の口、り状態を
   判断し、非ロツク状態時には前記分周比交換回路の持つ
   前記所定の時間中を拡大させる帯域制御回路を設けたこ
   とを特徴とする位相口、クルーズ装置。