JP2000124798A - Ｐｌｌ回路及びそのｐｌｌ同期方法 - Google Patents
Ｐｌｌ回路及びそのｐｌｌ同期方法Info
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- JP2000124798A JP2000124798A JP10307804A JP30780498A JP2000124798A JP 2000124798 A JP2000124798 A JP 2000124798A JP 10307804 A JP10307804 A JP 10307804A JP 30780498 A JP30780498 A JP 30780498A JP 2000124798 A JP2000124798 A JP 2000124798A
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Abstract
(57)【要約】
【課題】入力される基準クロックの周波数が複数存在す
る場合に、ＰＬＬ回路の変更並びに人手による回路動作
モードの変更を行わなくても、その入力された基準クロ
ックの周波数に対して位相ロックループを確立できるＰ
ＬＬ回路及びそのＰＬＬ同期方法を提供する点にある。 【解決手段】本実施の形態に係るＰＬＬ回路は、図１の
ブロック図に示すように、タイマ回路１とクロック数計
数カウンタ２とコンパレータ回路３と、入力クロック分
周回路４と位相比較回路５と出力クロック分周回路６と
ローパスフィルタ７とＶＣＯ８とで概略構成される。
る場合に、ＰＬＬ回路の変更並びに人手による回路動作
モードの変更を行わなくても、その入力された基準クロ
ックの周波数に対して位相ロックループを確立できるＰ
ＬＬ回路及びそのＰＬＬ同期方法を提供する点にある。 【解決手段】本実施の形態に係るＰＬＬ回路は、図１の
ブロック図に示すように、タイマ回路１とクロック数計
数カウンタ２とコンパレータ回路３と、入力クロック分
周回路４と位相比較回路５と出力クロック分周回路６と
ローパスフィルタ７とＶＣＯ８とで概略構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特に入力されるクロックの周波数が複数存在する場
合のＰＬＬ回路及びそのＰＬＬ同期方法に属する。
し、特に入力されるクロックの周波数が複数存在する場
合のＰＬＬ回路及びそのＰＬＬ同期方法に属する。
【０００２】
【従来の技術】従来からあるＰＬＬ回路は、実開平４−
１１６４３６で用いている構成が一般的である。図８の
ブロック図で示すように、基準水晶発振回路１０１から
発生した基準信号に対して、ＶＣＯ１０４の発振出力を
位相ロックした希望周波数として取り出すために、分周
比を設定するプログラマブル分周器１０５によって分周
を行い、その分周出力を位相比較器１０２に被比較信号
として入力し、基準水晶発振回路１０１の基準信号出力
との位相比較を行う。
１１６４３６で用いている構成が一般的である。図８の
ブロック図で示すように、基準水晶発振回路１０１から
発生した基準信号に対して、ＶＣＯ１０４の発振出力を
位相ロックした希望周波数として取り出すために、分周
比を設定するプログラマブル分周器１０５によって分周
を行い、その分周出力を位相比較器１０２に被比較信号
として入力し、基準水晶発振回路１０１の基準信号出力
との位相比較を行う。
【０００３】この結果となる位相差は、電圧変換されて
ＶＣＯ１０４の制御電圧としてＶＣＯ１０４にローパス
フィルタ１０３を介してフィードバックされる。
ＶＣＯ１０４の制御電圧としてＶＣＯ１０４にローパス
フィルタ１０３を介してフィードバックされる。
【０００４】これによって、フィードバック電圧で制御
されたＶＣＯ１０４の発振出力が再度プログラマブル分
周器１０５を介して位相比較器１０２に戻ることを繰り
返し、ＶＣＯ１０４の発振出力は基準水晶発振器の基準
信号との位相差が無くなって安定した希望周波数を出力
する位相ロックループが成立するものである。
されたＶＣＯ１０４の発振出力が再度プログラマブル分
周器１０５を介して位相比較器１０２に戻ることを繰り
返し、ＶＣＯ１０４の発振出力は基準水晶発振器の基準
信号との位相差が無くなって安定した希望周波数を出力
する位相ロックループが成立するものである。
【０００５】
【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。入力される基準ク
ロックの周波数が、予め決められた一つの固定周波数し
か対応できないということである。その理由は、入力さ
れる基準クロックの周波数を判定する手段がないこと
と、プログラマブル分周器の分周比を自動で切り換える
手段が無いためという問題点があった。
術には以下に掲げる問題点があった。入力される基準ク
ロックの周波数が、予め決められた一つの固定周波数し
か対応できないということである。その理由は、入力さ
れる基準クロックの周波数を判定する手段がないこと
と、プログラマブル分周器の分周比を自動で切り換える
手段が無いためという問題点があった。
【０００６】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、入力される基準ク
ロックの周波数が複数存在する場合に、ＰＬＬ回路の変
更並びに人手による回路動作モードの変更を行わなくて
も、その入力された基準クロックの周波数に対して位相
ロックループを確立できるＰＬＬ回路及びそのＰＬＬ同
期方法を提供する点にある。
のであり、その目的とするところは、入力される基準ク
ロックの周波数が複数存在する場合に、ＰＬＬ回路の変
更並びに人手による回路動作モードの変更を行わなくて
も、その入力された基準クロックの周波数に対して位相
ロックループを確立できるＰＬＬ回路及びそのＰＬＬ同
期方法を提供する点にある。
【０００７】
【課題を解決するための手段】請求項１記載の本発明の
要旨は、位相ロックされた希望周波数を出力するＰＬＬ
回路であって、複数の入力クロック周波数に対して、該
入力クロック周波数の判別をする周波数判別部と、該周
波数判別部の判別結果に従い分周比を設定し、判別され
た入力クロックを分周する分周比可変部とを備えたこと
を特徴とするＰＬＬ回路に存する。請求項２記載の本発
明の要旨は、前記周波数判別部は、システムクロックを
入力するタイマ回路と、前記入力クロックと前記タイマ
回路からの計数時間パルスとラッチパルスとリセットパ
ルスとを入力し、ラッチ計数データを出力するクロック
数計数カウンタとを備えたことを特徴とする請求項１記
載のＰＬＬ回路に存する。請求項３記載の本発明の要旨
は、前記分周比可変部は、前記クロック数計数カウンタ
から前記ラッチ計数データを入力するコンパレータ回路
と、該コンパレータ回路から分周比設定データと前記入
力クロックとを入力し、前記分周比設定データで決定さ
れる分周比で前記入力クロックを分周し、入力クロック
分周パルスを出力する入力クロック分周回路とを備えた
ことを特徴とする請求項１又は２記載のＰＬＬ回路に存
する。請求項４記載の本発明の要旨は、前記タイマ回路
は、前記システムクロックによりカウントアップする第
１カウンタと、該第１カウンタの出力データから前記ク
ロック数計数カウンタでクロック数を計数する時間幅の
前記計数時間パルスを生成し出力するゲート回路と、該
ゲート回路出力の前記計数時間パルスから前記クロック
数計数カウンタで使用する前記ラッチパルスと前記リセ
ットパルスとを生成し、出力するラッチパルス／リセッ
トパルス生成回路を備えたことを特徴とする請求項１乃
至３のいずれかに記載のＰＬＬ回路に存する。請求項５
記載の本発明の要旨は、前記クロック数計数カウンタ
は、前記タイマ回路からの前記計数時間パルスのパルス
幅時間に、前記入力クロックの入力クロック数である計
数データを計数し、出力する第２カウンタと、前記計数
データを前記タイマ回路からの前記ラッチパルスにより
ラッチし、前記コンパレータ回路へ前記ラッチ計数デー
タとして出力するラッチ回路とを備えたことを特徴とす
る請求項１乃至４のいずれかに記載のＰＬＬ回路に存す
る。請求項６記載の本発明の要旨は、前記コンパレータ
回路は、前記クロック数計数カウンタから前記ラッチ計
数データを受信し、該ラッチ計数データが、各コンパレ
ータ毎に設定されたしきい値データを越えた場合に、Ｈ
信号のコンパレータ出力信号を出力する複数のコンパレ
ータと、前記コンパレータ出力信号を入力し、前記入力
クロック分周回路の分周比を決定する前記分周比設定デ
ータを出力するデコーダとを備えたことを特徴とする請
求項１乃至５のいずれかに記載のＰＬＬ回路に存する。
請求項７記載の本発明の要旨は、位相ロックされた希望
周波数を出力するＰＬＬ同期方法であって、複数の入力
クロック周波数の周波数を判別し、この判別結果に基づ
いて、内部分周回路の分周比を変え、自動で位相ロック
ループを確立することを特徴とするＰＬＬ同期方法に存
する。請求項８記載の本発明の要旨は、入力クロックを
入力し、タイマ回路からの計数時間パルスがＨの時、第
２カウンタは、前記入力クロックのクロック数を計数
し、前記計数データを出力し、ラッチ回路は、前記計数
データを入力し、前記タイマ回路からのラッチパルスで
ラッチし、ラッチ計数データとしてコンパレータ回路へ
出力し、前記第２カウンタは、前記計数データを、前記
タイマ回路からのリセットパルスのタイミングでクリア
し、前記コンパレータ回路は、前記ラッチ計数データを
入力し、該ラッチ計数データを、前記コンパレータ回路
に備えられた複数のコンパレータ毎に設定された各しき
い値データと比較し、前記ラッチ計数データが前記しき
い値データを超えたコンパレータからは、コンパレータ
出力信号としてＨ信号を出力し、デコーダは、前記コン
パレータ出力信号を受信し、データに対して設定されて
いる分周比設定データを入力クロック分周回路に出力す
ることを特徴とする請求項７記載のＰＬＬ同期方法に存
する。請求項９記載の本発明の要旨は、請求項７又は８
記載のＰＬＬ同期方法を実行可能なプログラムが記録さ
れた記憶媒体に存する。
要旨は、位相ロックされた希望周波数を出力するＰＬＬ
回路であって、複数の入力クロック周波数に対して、該
入力クロック周波数の判別をする周波数判別部と、該周
波数判別部の判別結果に従い分周比を設定し、判別され
た入力クロックを分周する分周比可変部とを備えたこと
を特徴とするＰＬＬ回路に存する。請求項２記載の本発
明の要旨は、前記周波数判別部は、システムクロックを
入力するタイマ回路と、前記入力クロックと前記タイマ
回路からの計数時間パルスとラッチパルスとリセットパ
ルスとを入力し、ラッチ計数データを出力するクロック
数計数カウンタとを備えたことを特徴とする請求項１記
載のＰＬＬ回路に存する。請求項３記載の本発明の要旨
は、前記分周比可変部は、前記クロック数計数カウンタ
から前記ラッチ計数データを入力するコンパレータ回路
と、該コンパレータ回路から分周比設定データと前記入
力クロックとを入力し、前記分周比設定データで決定さ
れる分周比で前記入力クロックを分周し、入力クロック
分周パルスを出力する入力クロック分周回路とを備えた
ことを特徴とする請求項１又は２記載のＰＬＬ回路に存
する。請求項４記載の本発明の要旨は、前記タイマ回路
は、前記システムクロックによりカウントアップする第
１カウンタと、該第１カウンタの出力データから前記ク
ロック数計数カウンタでクロック数を計数する時間幅の
前記計数時間パルスを生成し出力するゲート回路と、該
ゲート回路出力の前記計数時間パルスから前記クロック
数計数カウンタで使用する前記ラッチパルスと前記リセ
ットパルスとを生成し、出力するラッチパルス／リセッ
トパルス生成回路を備えたことを特徴とする請求項１乃
至３のいずれかに記載のＰＬＬ回路に存する。請求項５
記載の本発明の要旨は、前記クロック数計数カウンタ
は、前記タイマ回路からの前記計数時間パルスのパルス
幅時間に、前記入力クロックの入力クロック数である計
数データを計数し、出力する第２カウンタと、前記計数
データを前記タイマ回路からの前記ラッチパルスにより
ラッチし、前記コンパレータ回路へ前記ラッチ計数デー
タとして出力するラッチ回路とを備えたことを特徴とす
る請求項１乃至４のいずれかに記載のＰＬＬ回路に存す
る。請求項６記載の本発明の要旨は、前記コンパレータ
回路は、前記クロック数計数カウンタから前記ラッチ計
数データを受信し、該ラッチ計数データが、各コンパレ
ータ毎に設定されたしきい値データを越えた場合に、Ｈ
信号のコンパレータ出力信号を出力する複数のコンパレ
ータと、前記コンパレータ出力信号を入力し、前記入力
クロック分周回路の分周比を決定する前記分周比設定デ
ータを出力するデコーダとを備えたことを特徴とする請
求項１乃至５のいずれかに記載のＰＬＬ回路に存する。
請求項７記載の本発明の要旨は、位相ロックされた希望
周波数を出力するＰＬＬ同期方法であって、複数の入力
クロック周波数の周波数を判別し、この判別結果に基づ
いて、内部分周回路の分周比を変え、自動で位相ロック
ループを確立することを特徴とするＰＬＬ同期方法に存
する。請求項８記載の本発明の要旨は、入力クロックを
入力し、タイマ回路からの計数時間パルスがＨの時、第
２カウンタは、前記入力クロックのクロック数を計数
し、前記計数データを出力し、ラッチ回路は、前記計数
データを入力し、前記タイマ回路からのラッチパルスで
ラッチし、ラッチ計数データとしてコンパレータ回路へ
出力し、前記第２カウンタは、前記計数データを、前記
タイマ回路からのリセットパルスのタイミングでクリア
し、前記コンパレータ回路は、前記ラッチ計数データを
入力し、該ラッチ計数データを、前記コンパレータ回路
に備えられた複数のコンパレータ毎に設定された各しき
い値データと比較し、前記ラッチ計数データが前記しき
い値データを超えたコンパレータからは、コンパレータ
出力信号としてＨ信号を出力し、デコーダは、前記コン
パレータ出力信号を受信し、データに対して設定されて
いる分周比設定データを入力クロック分周回路に出力す
ることを特徴とする請求項７記載のＰＬＬ同期方法に存
する。請求項９記載の本発明の要旨は、請求項７又は８
記載のＰＬＬ同期方法を実行可能なプログラムが記録さ
れた記憶媒体に存する。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。本実施の形態に係るＰＬＬ
回路は、図１のブロック図に示すように、タイマ回路１
とクロック数計数カウンタ２とコンパレータ回路３と、
入力クロック分周回路４と位相比較回路５と出力クロッ
ク分周回路６とローパスフィルタ７とＶＣＯ８とで概略
構成される。
に基づいて詳細に説明する。本実施の形態に係るＰＬＬ
回路は、図１のブロック図に示すように、タイマ回路１
とクロック数計数カウンタ２とコンパレータ回路３と、
入力クロック分周回路４と位相比較回路５と出力クロッ
ク分周回路６とローパスフィルタ７とＶＣＯ８とで概略
構成される。
【０００９】システムクロックＳＣＬＫはタイマ回路１
に入力され、タイマ回路１は、クロック数計数カウンタ
２に接続され、入力クロックＩＣＬＫを計数する所定時
間幅の計数時間パルスＴ１、クロック計数データをラッ
チするためのラッチパルスＴ２並びにクロック数計数カ
ウンタ２の内部回路をリセットするためのリセットパル
スＴ３を出力する。
に入力され、タイマ回路１は、クロック数計数カウンタ
２に接続され、入力クロックＩＣＬＫを計数する所定時
間幅の計数時間パルスＴ１、クロック計数データをラッ
チするためのラッチパルスＴ２並びにクロック数計数カ
ウンタ２の内部回路をリセットするためのリセットパル
スＴ３を出力する。
【００１０】外部から入力される入力クロックＩＣＬＫ
は、クロック数計数カウンタ２、入力クロック分周回路
４に入力される。クロック数計数カウンタ２はコンパレ
ータ回路３に接続され、タイマ回路１からの計数時間パ
ルスＴ１にて決定される所定時間において、入力クロッ
クＩＣＬＫが何クロック入力されたかを計数し、タイマ
回路１からのラッチパルスＴ２にてラッチ後、そのラッ
チ計数データＫ２をコンパレータ回路３へ出力する。
は、クロック数計数カウンタ２、入力クロック分周回路
４に入力される。クロック数計数カウンタ２はコンパレ
ータ回路３に接続され、タイマ回路１からの計数時間パ
ルスＴ１にて決定される所定時間において、入力クロッ
クＩＣＬＫが何クロック入力されたかを計数し、タイマ
回路１からのラッチパルスＴ２にてラッチ後、そのラッ
チ計数データＫ２をコンパレータ回路３へ出力する。
【００１１】コンパレータ回路３は、入力クロック分周
回路４に接続され、クロック数計数カウンタ２からのラ
ッチ計数データK２から、入力クロック分周回路４の分
周比を決定する分周比設定データＢＸを生成し出力す
る。
回路４に接続され、クロック数計数カウンタ２からのラ
ッチ計数データK２から、入力クロック分周回路４の分
周比を決定する分周比設定データＢＸを生成し出力す
る。
【００１２】入力クロック分周回路４は、位相比較回路
５に接続され、前記分周比設定データＢＸにより決定さ
れる分周比で入力クロックＩＣＬＫを分周し、入力クロ
ック分周パルスＢＩＣＫを出力する。
５に接続され、前記分周比設定データＢＸにより決定さ
れる分周比で入力クロックＩＣＬＫを分周し、入力クロ
ック分周パルスＢＩＣＫを出力する。
【００１３】位相比較回路５は、ローパスフィルタ７に
接続され、入力クロック分周パルスＢＩＣＫと出力クロ
ック分周パルスＢＯＣＫの位相差分を位相差分パルスと
して出力する。
接続され、入力クロック分周パルスＢＩＣＫと出力クロ
ック分周パルスＢＯＣＫの位相差分を位相差分パルスと
して出力する。
【００１４】ローパスフィルタ７はＶＣＯ８に接続さ
れ、位相差分パルスを平滑化して直流信号として出力す
る。ＶＣＯ８は、ローパスフィルタ７からの直流信号の
電圧レベルに応じて発振周波数を決定し、出力クロック
ＯＣＬＫを出力する。出力クロック分周回路６は位相比
較回路５と接続され、出力クロックＯＣＬＫを位相比較
周波数まで分周した出力クロック分周パルスＢＯＣＫを
出力する。
れ、位相差分パルスを平滑化して直流信号として出力す
る。ＶＣＯ８は、ローパスフィルタ７からの直流信号の
電圧レベルに応じて発振周波数を決定し、出力クロック
ＯＣＬＫを出力する。出力クロック分周回路６は位相比
較回路５と接続され、出力クロックＯＣＬＫを位相比較
周波数まで分周した出力クロック分周パルスＢＯＣＫを
出力する。
【００１５】図２は、本発明の実施の形態におけるタイ
マ回路１の構成例を示すブロック図である。タイマ回路
１は第１カウンタ２１とゲート回路２２とラッチパルス
／リセットパルス生成回路２３とから概略構成される。
マ回路１の構成例を示すブロック図である。タイマ回路
１は第１カウンタ２１とゲート回路２２とラッチパルス
／リセットパルス生成回路２３とから概略構成される。
【００１６】第１カウンタ２１は、外部からのシステム
クロックＳＣＬＫによりカウントアップする。ゲート回
路２２は、第１カウンタ２１の出力データからクロック
数計数カウンタ２でクロック数を計数する時間幅の計数
時間パルスＴ１を生成し出力する。
クロックＳＣＬＫによりカウントアップする。ゲート回
路２２は、第１カウンタ２１の出力データからクロック
数計数カウンタ２でクロック数を計数する時間幅の計数
時間パルスＴ１を生成し出力する。
【００１７】ラッチパルス／リセットパルス生成回路２
３は、ゲート回路２２出力の計数時間パルスＴ１からク
ロック数計数カウンタ２で使用するラッチパルスＴ２と
リセットパルスＴ３を生成し出力する。
３は、ゲート回路２２出力の計数時間パルスＴ１からク
ロック数計数カウンタ２で使用するラッチパルスＴ２と
リセットパルスＴ３を生成し出力する。
【００１８】図３は、本発明の実施の形態におけるクロ
ック数計数カウンタ２の構成例を示すブロック図であ
る。クロック数計数カウンタ２は、第２カウンタ３１と
ラッチ回路３２とから構成される。
ック数計数カウンタ２の構成例を示すブロック図であ
る。クロック数計数カウンタ２は、第２カウンタ３１と
ラッチ回路３２とから構成される。
【００１９】第２カウンタ３１は、タイマ回路１からの
計数時間パルスT１のパルス幅時間において、入力クロ
ックＩＣＬＫが何クロック入力されたかを計数し、その
計数データＫ１をラッチ回路３２に出力する。なお、第
２カウンタ３１は、タイマ回路１からのリセットパルス
Ｔ３により定期的にリセットされる。
計数時間パルスT１のパルス幅時間において、入力クロ
ックＩＣＬＫが何クロック入力されたかを計数し、その
計数データＫ１をラッチ回路３２に出力する。なお、第
２カウンタ３１は、タイマ回路１からのリセットパルス
Ｔ３により定期的にリセットされる。
【００２０】ラッチ回路３２は、計数データＫ１をタイ
マ回路１からのラッチパルスＴ２によりラッチし、コン
パレータ回路３へラッチ計数データＫ２として出力す
る。
マ回路１からのラッチパルスＴ２によりラッチし、コン
パレータ回路３へラッチ計数データＫ２として出力す
る。
【００２１】図４は、本発明の実施の形態におけるコン
パレータ回路３の構成例を示すブロック図である。コン
パレータ回路３は、各しきい値データＳ１〜Ｓ４が設定
されているコンパレータ４１〜４４とデコーダ４５とか
ら構成される。
パレータ回路３の構成例を示すブロック図である。コン
パレータ回路３は、各しきい値データＳ１〜Ｓ４が設定
されているコンパレータ４１〜４４とデコーダ４５とか
ら構成される。
【００２２】コンパレータ４１〜４４は、クロック数計
数カウンタ２からのラッチ計数データＫ２を受信し、各
しきい値データＳ１〜Ｓ４に対してそのしきい値データ
を越えた場合に、各コンパレータ出力信号Ｃ１〜Ｃ４に
おいてＨの信号を出力する。
数カウンタ２からのラッチ計数データＫ２を受信し、各
しきい値データＳ１〜Ｓ４に対してそのしきい値データ
を越えた場合に、各コンパレータ出力信号Ｃ１〜Ｃ４に
おいてＨの信号を出力する。
【００２３】デコーダ４５は、コンパレータ出力信号Ｃ
１〜Ｃ４のデータから、入力クロック分周回路４の分周
比を決定する分周比設定データＢＸを出力する。
１〜Ｃ４のデータから、入力クロック分周回路４の分周
比を決定する分周比設定データＢＸを出力する。
【００２４】次に、図１の回路の動作例について、図を
参照して説明する。図１において、入力クロックＩＣＬ
Ｋは２５６ＫＨｚ,１０２４ＫＨｚ,１５３６ＫＨｚ,２
０４８ＫＨｚの４つの周波数のいずれかが入力され、ク
ロック計数時間は１２５μＳ,位相比較回路５における
位相比較周波数は４ＫＨｚと仮定する。
参照して説明する。図１において、入力クロックＩＣＬ
Ｋは２５６ＫＨｚ,１０２４ＫＨｚ,１５３６ＫＨｚ,２
０４８ＫＨｚの４つの周波数のいずれかが入力され、ク
ロック計数時間は１２５μＳ,位相比較回路５における
位相比較周波数は４ＫＨｚと仮定する。
【００２５】図５は、図１の回路における内部動作を示
すタイムチャートである。図６は、各入力クロック周波
数におけるクロック数計数カウンタ２で計数したクロッ
ク計数値データ例並びに図４のコンパレータ回路におけ
るコンパレータ出力Ｃ１〜Ｃ４の出力データ値並びに分
周データ種別を示した表である。
すタイムチャートである。図６は、各入力クロック周波
数におけるクロック数計数カウンタ２で計数したクロッ
ク計数値データ例並びに図４のコンパレータ回路におけ
るコンパレータ出力Ｃ１〜Ｃ４の出力データ値並びに分
周データ種別を示した表である。
【００２６】図７は、図４のコンパレータ回路における
コンパレータ４１〜４４のしきい値データＳ１〜Ｓ４を
示した表である。
コンパレータ４１〜４４のしきい値データＳ１〜Ｓ４を
示した表である。
【００２７】図５を参照すると、クロック数計数カウン
タ２はタイマ回路１からの計数時間パルスＴ１のＨの時
において、入力クロックＩＣＬＫのクロック数を計数
し、計数データＫ１を出力する。
タ２はタイマ回路１からの計数時間パルスＴ１のＨの時
において、入力クロックＩＣＬＫのクロック数を計数
し、計数データＫ１を出力する。
【００２８】計数データＫ１は、タイマ回路１からのラ
ッチパルスＴ２でラッチされ、ラッチ計数データＫ２と
してコンパレータ回路３へ出力される。なお、計数デー
タＫ１はラッチ後に、タイマ回路１からのリセットパル
スＴ３のタイミングでクリアされる。
ッチパルスＴ２でラッチされ、ラッチ計数データＫ２と
してコンパレータ回路３へ出力される。なお、計数デー
タＫ１はラッチ後に、タイマ回路１からのリセットパル
スＴ３のタイミングでクリアされる。
【００２９】コンパレータ回路３は、ラッチ計数データ
Ｋ２を受信し、図４における各コンパレータ４１〜４４
にて図７に示す各しきい値データＳ１〜Ｓ３と比較さ
れ、各コンパレータのしきい値データＳ１〜Ｓ３に対し
てラッチ計数データＫ２がそのしきい値データを超えた
場合、しきい値データを超えたデータを受信したコンパ
レータは、Ｈの信号を出力する様動作する。
Ｋ２を受信し、図４における各コンパレータ４１〜４４
にて図７に示す各しきい値データＳ１〜Ｓ３と比較さ
れ、各コンパレータのしきい値データＳ１〜Ｓ３に対し
てラッチ計数データＫ２がそのしきい値データを超えた
場合、しきい値データを超えたデータを受信したコンパ
レータは、Ｈの信号を出力する様動作する。
【００３０】そして各コンパレータの比較結果データ
を、コンパレータ出力信号Ｃ１〜Ｃ４データとして出力
する。
を、コンパレータ出力信号Ｃ１〜Ｃ４データとして出力
する。
【００３１】デコーダ４５は、コンパレータ出力信号Ｃ
１〜Ｃ４を受信し、そのデータに対して予め決定されて
いる分周比設定データＢＸを入力クロック分周回路４に
出力する。
１〜Ｃ４を受信し、そのデータに対して予め決定されて
いる分周比設定データＢＸを入力クロック分周回路４に
出力する。
【００３２】仮に入力クロックＩＣＬＫの周波数が１５
３６ＫＨｚ、ラッチ計数データＫ２が１９２だった場
合、図６示す様にＣ１〜Ｃ３＝Ｈ、Ｃ４＝Ｌというデー
タが出力され、図４におけるデコーダ４５からはそのデ
ータから入力クロック分周回路４において３８４分周さ
せるための分周比データ（Ｂ３）が、入力クロック分周
回路４に出力される。
３６ＫＨｚ、ラッチ計数データＫ２が１９２だった場
合、図６示す様にＣ１〜Ｃ３＝Ｈ、Ｃ４＝Ｌというデー
タが出力され、図４におけるデコーダ４５からはそのデ
ータから入力クロック分周回路４において３８４分周さ
せるための分周比データ（Ｂ３）が、入力クロック分周
回路４に出力される。
【００３３】これにより入力クロック分周回路４は、入
力クロックＩＣＬＫの周波数を位相比較周波数である４
ＫＨに分周する様動作する。
力クロックＩＣＬＫの周波数を位相比較周波数である４
ＫＨに分周する様動作する。
【００３４】この前記入力クロックＩＣＬＫのクロック
計数から分周比設定までの動作を、計数時間パルスＴ１
の周期に合わせて繰り返し行う。
計数から分周比設定までの動作を、計数時間パルスＴ１
の周期に合わせて繰り返し行う。
【００３５】次に、入力クロック分周回路４にて分周さ
れた入力クロック分周パルスＢＩＣＫは、出力クロック
分周回路６でＶＣＯ８の出力クロックを位相比較周波数
の４ＫＨｚに分周した出力クロック分周パルスＢＯＣＫ
と位相較回路５で位相比較される。
れた入力クロック分周パルスＢＩＣＫは、出力クロック
分周回路６でＶＣＯ８の出力クロックを位相比較周波数
の４ＫＨｚに分周した出力クロック分周パルスＢＯＣＫ
と位相較回路５で位相比較される。
【００３６】位相比較回路５は、位相比較結果を位相差
分パルスとしてローパスフィルタ７に出力する。ローパ
スフィルタ７は位相差分パルスを平滑し、その位相差分
に見合った電圧レベルの直流信号をＶＣＯ８に出力す
る。ＶＣＯ８は、前記直流信号の電圧レベルに応じて発
振周波数を決定し出力する。
分パルスとしてローパスフィルタ７に出力する。ローパ
スフィルタ７は位相差分パルスを平滑し、その位相差分
に見合った電圧レベルの直流信号をＶＣＯ８に出力す
る。ＶＣＯ８は、前記直流信号の電圧レベルに応じて発
振周波数を決定し出力する。
【００３７】以上の動作により図１に示す回路は、図６
に示す予め登録された入力クロックＩＣＬＫの周波数に
対して、自動的に周波数を判別し位相ロックループを確
立する。
に示す予め登録された入力クロックＩＣＬＫの周波数に
対して、自動的に周波数を判別し位相ロックループを確
立する。
【００３８】実施の形態に係るＰＬＬ回路は上記の如く
構成されているので、以下に掲げる効果を奏する。本実
施の形態では、入力されたクロック周波数が予め登録さ
れた複数の周波数のどの周波数かを判別する手段により
自動的に入力クロックの周波数を判断して、この結果を
もとにその周波数に合うように内部分周回路の分周比を
可変する手段を設けたため、スイッチ設定等の人の手に
よる分周比の設定を行う必要がなく、自動で位相ロック
ループを確立でき、又、入力クロック周波数と分周比の
相違による動作不具合を防止できる効果がある。
構成されているので、以下に掲げる効果を奏する。本実
施の形態では、入力されたクロック周波数が予め登録さ
れた複数の周波数のどの周波数かを判別する手段により
自動的に入力クロックの周波数を判断して、この結果を
もとにその周波数に合うように内部分周回路の分周比を
可変する手段を設けたため、スイッチ設定等の人の手に
よる分周比の設定を行う必要がなく、自動で位相ロック
ループを確立でき、又、入力クロック周波数と分周比の
相違による動作不具合を防止できる効果がある。
【００３９】なお、上記構成部材の数、位置、形状等は
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
【００４０】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。外部から入力されるク
ロックの周波数が複数存在するＰＬＬ回路を用いたシス
テムにおいて、その周波数が可変する場合スイッチ設定
等の人の手によるＰＬＬ回路の動作モード変更等を行う
必要がない。又、入力クロック周波数とＰＬＬ回路の動
作モードの相違による動作不具合を防止できる。
で、以下に掲げる効果を奏する。外部から入力されるク
ロックの周波数が複数存在するＰＬＬ回路を用いたシス
テムにおいて、その周波数が可変する場合スイッチ設定
等の人の手によるＰＬＬ回路の動作モード変更等を行う
必要がない。又、入力クロック周波数とＰＬＬ回路の動
作モードの相違による動作不具合を防止できる。
【００４１】その理由は、自動的に入力クロックの周波
数を認識して内部分周回路の分周比を可変する手段を設
けたためである。
数を認識して内部分周回路の分周比を可変する手段を設
けたためである。
【図１】本発明の実施の形態に係るＰＬＬ回路を示すブ
ロック図である。
ロック図である。
【図２】図１に示すタイマ回路のブロック図である。
【図３】図１に示すクロック計数回路のブロック図であ
る。
る。
【図４】図１に示すコンパレータ回路のブロック図であ
る。
る。
【図５】図１に示すＰＬＬ回路の内部動作タイムチャー
ト図である。
ト図である。
【図６】図１に示すＰＬＬ回路の内部信号の出力データ
の一例を示す図である。
の一例を示す図である。
【図７】図１に示すＰＬＬ回路のコンパレータ回路の内
部しきい値データを示す図である。
部しきい値データを示す図である。
【図８】従来の技術の一例を示すブロック図である。
ＢＩＣＫ 入力クロック分周パルス ＢＯＣＫ 出力クロック分周パルス ＢＸ 分周比設定データ Ｃ１〜Ｃ４ コンパレータ出力信号 ＩＣＬＫ 入力クロック Ｋ１ 計数データ Ｋ２ ラッチ計数データ ＯＣＬＫ 出力クロック ＳＣＬＫ システムクロック Ｓ１〜Ｓ４ しきい値データ Ｔ１ 計数時間パルス Ｔ２ ラッチパルス Ｔ３ リセットパルス １ タイマ回路 ２ クロック数計数カウンタ ３ コンパレータ回路 ４ 入力クロック分周回路 ５ 位相比較回路 ６ 出力クロック分周回路 ７ ローパスフィルタ ８ ＶＣＯ ２１ 第１カウンタ ２２ ゲート回路 ２３ ラッチパルス／リセットパルス生成回路 ３１ 第２カウンタ ３２ ラッチ回路 ４１〜４４ コンパレータ ４５ デコーダ １０１ 基準水晶発振回路 １０２ 位相比較器 １０３ ローパスフィルタ １０４ ＶＣＯ １０５ プログラマブル分周器
【手続補正書】
【提出日】平成１１年９月１４日（１９９９．９．１
４）
４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、位相ロックされた希望周波数を出力するＰＬＬ回路
であって、システムクロックを入力とし、計数時間パル
ス、ラッチパルス及びリセットパルスを出力するタイマ
回路と、計数時間パルス及びラッチパルスを元に、複数
の入力クロック周波数に対する計数データをラッチ後、
ラッチ計数データを出力するとともに、リセットパルス
によってリセットされるクロック数計数カウンタと、そ
れぞれ異なるしきい値データを有し、このしきい値デー
タとラッチ計数データとを比較する複数のコンパレータ
回路と、複数のコンパレータ回路からのコンパレータ出
力信号のデータから分周比を決定するための分周比設定
データを出力するデコーダと、分周比設定データで決定
される分周比で入力クロックを分周し、入力クロック分
周パルスを出力する入力クロック分周回路とを備え、複
数の入力クロックの周波数を判別し、自動で位相ロック
ループを確立することを特徴とする。請求項２に記載の
発明は、複数の入力クロックの周波数を判別し、自動で
位相ロックループを確立するＰＬＬ同期方法であって、
システムクロックを入力とし、計数時間パルス、ラッチ
パルス及びリセットパルスを出力する第１の工程と、計
数時間パルス及びラッチパルスを元に、複数の入力クロ
ック周波数に対する計数データをラッチ後、ラッチ計数
データを出力する第２の工程と、計数データをラッチ
後、リセットパルスによってラッチをリセットする第３
の工程と、それぞれ異なるしきい値データとラッチ計数
データとを比較する第４の工程と、それぞれ異なるしき
い値データとの複数の比較を示すデータから分周比を決
定するための分周比設定データを出力する第５の工程
と、分周比設定データで決定される分周比で入力クロッ
クを分周し、入力クロック分周パルスを出力する第６の
工程とを備えることを特徴とする。
は、位相ロックされた希望周波数を出力するＰＬＬ回路
であって、システムクロックを入力とし、計数時間パル
ス、ラッチパルス及びリセットパルスを出力するタイマ
回路と、計数時間パルス及びラッチパルスを元に、複数
の入力クロック周波数に対する計数データをラッチ後、
ラッチ計数データを出力するとともに、リセットパルス
によってリセットされるクロック数計数カウンタと、そ
れぞれ異なるしきい値データを有し、このしきい値デー
タとラッチ計数データとを比較する複数のコンパレータ
回路と、複数のコンパレータ回路からのコンパレータ出
力信号のデータから分周比を決定するための分周比設定
データを出力するデコーダと、分周比設定データで決定
される分周比で入力クロックを分周し、入力クロック分
周パルスを出力する入力クロック分周回路とを備え、複
数の入力クロックの周波数を判別し、自動で位相ロック
ループを確立することを特徴とする。請求項２に記載の
発明は、複数の入力クロックの周波数を判別し、自動で
位相ロックループを確立するＰＬＬ同期方法であって、
システムクロックを入力とし、計数時間パルス、ラッチ
パルス及びリセットパルスを出力する第１の工程と、計
数時間パルス及びラッチパルスを元に、複数の入力クロ
ック周波数に対する計数データをラッチ後、ラッチ計数
データを出力する第２の工程と、計数データをラッチ
後、リセットパルスによってラッチをリセットする第３
の工程と、それぞれ異なるしきい値データとラッチ計数
データとを比較する第４の工程と、それぞれ異なるしき
い値データとの複数の比較を示すデータから分周比を決
定するための分周比設定データを出力する第５の工程
と、分周比設定データで決定される分周比で入力クロッ
クを分周し、入力クロック分周パルスを出力する第６の
工程とを備えることを特徴とする。
Claims (9)
- 【請求項１】 位相ロックされた希望周波数を出力する
ＰＬＬ回路であって、 複数の入力クロック周波数に対して、該入力クロック周
波数の判別をする周波数判別部と、 該周波数判別部の判別結果に従い分周比を設定し、判別
された入力クロックを分周する分周比可変部とを備えた
ことを特徴とするＰＬＬ回路。 - 【請求項２】 前記周波数判別部は、システムクロック
を入力するタイマ回路と、前記入力クロックと前記タイ
マ回路からの計数時間パルスとラッチパルスとリセット
パルスとを入力し、ラッチ計数データを出力するクロッ
ク数計数カウンタとを備えたことを特徴とする請求項１
記載のＰＬＬ回路。 - 【請求項３】 前記分周比可変部は、前記クロック数計
数カウンタから前記ラッチ計数データを入力するコンパ
レータ回路と、該コンパレータ回路から分周比設定デー
タと前記入力クロックとを入力し、前記分周比設定デー
タで決定される分周比で前記入力クロックを分周し、入
力クロック分周パルスを出力する入力クロック分周回路
とを備えたことを特徴とする請求項１又は２記載のＰＬ
Ｌ回路。 - 【請求項４】 前記タイマ回路は、 前記システムクロックによりカウントアップする第１カ
ウンタと、 該第１カウンタの出力データから前記クロック数計数カ
ウンタでクロック数を計数する時間幅の前記計数時間パ
ルスを生成し出力するゲート回路と、 該ゲート回路出力の前記計数時間パルスから前記クロッ
ク数計数カウンタで使用する前記ラッチパルスと前記リ
セットパルスとを生成し、出力するラッチパルス／リセ
ットパルス生成回路とを備えたことを特徴とする請求項
１乃至３のいずれかに記載のＰＬＬ回路。 - 【請求項５】 前記クロック数計数カウンタは、 前記タイマ回路からの前記計数時間パルスのパルス幅時
間に、前記入力クロックの入力クロック数である計数デ
ータを計数し、出力する第２カウンタと、 前記計数データを前記タイマ回路からの前記ラッチパル
スによりラッチし、前記コンパレータ回路へ前記ラッチ
計数データとして出力するラッチ回路とを備えたことを
特徴とする請求項１乃至４のいずれかに記載のＰＬＬ回
路。 - 【請求項６】 前記コンパレータ回路は、 前記クロック数計数カウンタから前記ラッチ計数データ
を受信し、該ラッチ計数データが、各コンパレータ毎に
設定されたしきい値データを越えた場合に、Ｈ信号のコ
ンパレータ出力信号を出力する複数のコンパレータと、 前記コンパレータ出力信号を入力し、前記入力クロック
分周回路の分周比を決定する前記分周比設定データを出
力するデコーダとを備えたことを特徴とする請求項１乃
至５のいずれかに記載のＰＬＬ回路。 - 【請求項７】 位相ロックされた希望周波数を出力する
ＰＬＬ同期方法であって、 複数の入力クロック周波数の周波数を判別し、 この判別結果に基づいて、内部分周回路の分周比を変
え、 自動で位相ロックループを確立することを特徴とするＰ
ＬＬ同期方法。 - 【請求項８】 入力クロックを入力し、 タイマ回路からの計数時間パルスがＨの時、第２カウン
タは、前記入力クロックのクロック数を計数し、前記計
数データを出力し、 ラッチ回路は、前記計数データを入力し、前記タイマ回
路からのラッチパルスでラッチし、ラッチ計数データと
してコンパレータ回路へ出力し、 前記第２カウンタは、前記計数データを、前記タイマ回
路からのリセットパルスのタイミングでクリアし、 前記コンパレータ回路は、前記ラッチ計数データを入力
し、 該ラッチ計数データを、前記コンパレータ回路に備えら
れた複数のコンパレータ毎に設定された各しきい値デー
タと比較し、 前記ラッチ計数データが前記しきい値データを超えたコ
ンパレータからは、コンパレータ出力信号としてＨ信号
を出力し、 デコーダは、前記コンパレータ出力信号を受信し、デー
タに対して設定されている分周比設定データを入力クロ
ック分周回路に出力することを特徴とする請求項７記載
のＰＬＬ同期方法。 - 【請求項９】 請求項７又は８記載のＰＬＬ同期方法を
実行可能なプログラムが記録された記憶媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10307804A JP3005549B1 (ja) | 1998-10-15 | 1998-10-15 | Ｐｌｌ回路及びそのｐｌｌ同期方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10307804A JP3005549B1 (ja) | 1998-10-15 | 1998-10-15 | Ｐｌｌ回路及びそのｐｌｌ同期方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3005549B1 JP3005549B1 (ja) | 2000-01-31 |
| JP2000124798A true JP2000124798A (ja) | 2000-04-28 |
Family
ID=17973433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10307804A Expired - Fee Related JP3005549B1 (ja) | 1998-10-15 | 1998-10-15 | Ｐｌｌ回路及びそのｐｌｌ同期方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3005549B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013153409A (ja) * | 2011-12-28 | 2013-08-08 | Panasonic Corp | クロック再生成回路およびデジタルオーディオ再生装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10924125B2 (en) * | 2018-10-23 | 2021-02-16 | Taiwan Semiconductor Manufacturing Company Ltd. | Frequency divider circuit, method and compensation circuit for frequency divider circuit |
-
1998
- 1998-10-15 JP JP10307804A patent/JP3005549B1/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013153409A (ja) * | 2011-12-28 | 2013-08-08 | Panasonic Corp | クロック再生成回路およびデジタルオーディオ再生装置 |
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| Publication number | Publication date |
|---|---|
| JP3005549B1 (ja) | 2000-01-31 |
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