JP3322331B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP3322331B2 JP3322331B2 JP26051395A JP26051395A JP3322331B2 JP 3322331 B2 JP3322331 B2 JP 3322331B2 JP 26051395 A JP26051395 A JP 26051395A JP 26051395 A JP26051395 A JP 26051395A JP 3322331 B2 JP3322331 B2 JP 3322331B2
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- Japan
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- output
- phase
- signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＰＤＰでのテレビ映像
表示等のディジタル映像信号処理等で使用する、入力基
準信号が変動しても安定にロックするＰＬＬ回路に関す
る。
表示等のディジタル映像信号処理等で使用する、入力基
準信号が変動しても安定にロックするＰＬＬ回路に関す
る。
【０００２】
【従来の技術】従来の発振周波数を決定するパラメータ
の書き込みによって出力周波数の変化するクロックジェ
ネレータをループ内に含むＰＬＬ回路では、パラメータ
を用いてＰＬＬ回路がロック可能な周波数範囲の値とパ
ラメータとを関連付けて、複数のパラメータをロック可
能な周波数の値の順に並べたパラメータテーブルを記憶
する記憶手段とを備えている。さらに、各パラメータで
ロック可能な周波数範囲は、あるパラメータとその隣に
並んでいるパラメータとで、一部の周波数範囲がオーバ
ーラップするように決められている。そして、入力され
る基準信号と現パラメータで出力されるクロックジェネ
レータの出力周波数との位相ズレが予め定めた一定値以
上のときは、パラメータテーブル内を検索し、この位相
ズレを是正する周波数の方向と対応する周波数範囲の値
を持ち、現パラメータの隣に並んでいるパラメータを取
り出してクロックジェネレータに書き込んでいた。この
場合、取り出したパラメータがロックして出力できる周
波数範囲の端付近で稼働することとなるため、例えば入
力映像信号の切換等で入力基準信号の周期が変動すると
ロックがはずれることが多く、不安定となる。
の書き込みによって出力周波数の変化するクロックジェ
ネレータをループ内に含むＰＬＬ回路では、パラメータ
を用いてＰＬＬ回路がロック可能な周波数範囲の値とパ
ラメータとを関連付けて、複数のパラメータをロック可
能な周波数の値の順に並べたパラメータテーブルを記憶
する記憶手段とを備えている。さらに、各パラメータで
ロック可能な周波数範囲は、あるパラメータとその隣に
並んでいるパラメータとで、一部の周波数範囲がオーバ
ーラップするように決められている。そして、入力され
る基準信号と現パラメータで出力されるクロックジェネ
レータの出力周波数との位相ズレが予め定めた一定値以
上のときは、パラメータテーブル内を検索し、この位相
ズレを是正する周波数の方向と対応する周波数範囲の値
を持ち、現パラメータの隣に並んでいるパラメータを取
り出してクロックジェネレータに書き込んでいた。この
場合、取り出したパラメータがロックして出力できる周
波数範囲の端付近で稼働することとなるため、例えば入
力映像信号の切換等で入力基準信号の周期が変動すると
ロックがはずれることが多く、不安定となる。
【０００３】
【発明が解決しようとする課題】本発明は、上記問題点
に鑑みなされたもので、入力基準信号が変動しても基準
信号に安定にロックしたクロック信号等を出力するＰＬ
Ｌを提供することにある。
に鑑みなされたもので、入力基準信号が変動しても基準
信号に安定にロックしたクロック信号等を出力するＰＬ
Ｌを提供することにある。
【０００４】
【課題を解決するための手段】入力基準信号と帰還信号
との間の予め定めた一定値以上の位相ズレを検出する手
段と、同位相ズレの生起頻度を算定する手段と、発振周
波数を決定するパラメータの書き込みにより分周率が変
化するＰＬＬ回路のループ内に挿入されたクロックジェ
ネレータと、前記位相ズレによりパラメータを算出して
クロックジェネレータに書き込む制御手段と、前記パラ
メータを用いて前記ＰＬＬ回路がロック可能な周波数範
囲の値と前記パラメータとを関連付けて、複数の前記パ
ラメータをロック可能な周波数の値の順に並べたパラメ
ータテーブルを記憶する記憶手段とを備え、前記位相ズ
レの生起頻度が予め定めた一定値以上のときは、現パラ
メータがロックして出力できる周波数範囲内の周波数を
出力することができ、かつ、前記位相ズレを是正する周
波数の方向に対応する複数のパラメータである変更パラ
メータ群の中から、中央に位置するパラメータを選択し
て前記クロックジェネレータに書き込む。
との間の予め定めた一定値以上の位相ズレを検出する手
段と、同位相ズレの生起頻度を算定する手段と、発振周
波数を決定するパラメータの書き込みにより分周率が変
化するＰＬＬ回路のループ内に挿入されたクロックジェ
ネレータと、前記位相ズレによりパラメータを算出して
クロックジェネレータに書き込む制御手段と、前記パラ
メータを用いて前記ＰＬＬ回路がロック可能な周波数範
囲の値と前記パラメータとを関連付けて、複数の前記パ
ラメータをロック可能な周波数の値の順に並べたパラメ
ータテーブルを記憶する記憶手段とを備え、前記位相ズ
レの生起頻度が予め定めた一定値以上のときは、現パラ
メータがロックして出力できる周波数範囲内の周波数を
出力することができ、かつ、前記位相ズレを是正する周
波数の方向に対応する複数のパラメータである変更パラ
メータ群の中から、中央に位置するパラメータを選択し
て前記クロックジェネレータに書き込む。
【０００５】また、前記変更パラメータ群が奇数個ある
場合は、現パラメータを含まない前記変更パラメータ群
の中から中央に位置するパラメータを選択して前記クロ
ックジェネレータに書き込む。
場合は、現パラメータを含まない前記変更パラメータ群
の中から中央に位置するパラメータを選択して前記クロ
ックジェネレータに書き込む。
【０００６】また、前記変更パラメータ群が偶数個ある
場合は、現パラメータと前記前記変更パラメータ群との
中から中央に位置するパラメータを選択して前記クロッ
クジェネレータに書き込む。
場合は、現パラメータと前記前記変更パラメータ群との
中から中央に位置するパラメータを選択して前記クロッ
クジェネレータに書き込む。
【０００７】また、位相ズレの検出手段は、前記入力基
準信号と前記帰還信号との位相を比較する位相比較器の
出力を積分するローパスフィルタの出力電圧が予め定め
た一定電圧より高いとき論理１を出力する比較回路を設
け、同比較回路の出力信号を位相遅れ信号又は位相進み
信号とする。
準信号と前記帰還信号との位相を比較する位相比較器の
出力を積分するローパスフィルタの出力電圧が予め定め
た一定電圧より高いとき論理１を出力する比較回路を設
け、同比較回路の出力信号を位相遅れ信号又は位相進み
信号とする。
【０００８】また、位相ズレの検出手段は、前記入力基
準信号と前記帰還信号との位相を比較する位相比較器の
出力を積分するローパスフィルタの出力電圧が予め定め
た一定電圧より低いとき論理１を出力する比較回路を設
け、同比較回路の出力信号を位相進み信号又は位相遅れ
信号とする。
準信号と前記帰還信号との位相を比較する位相比較器の
出力を積分するローパスフィルタの出力電圧が予め定め
た一定電圧より低いとき論理１を出力する比較回路を設
け、同比較回路の出力信号を位相進み信号又は位相遅れ
信号とする。
【００１０】
【作用】入力基準信号と帰還信号との間の予め定めた一
定値以上の位相ズレを検出する手段と、同位相ズレの生
起頻度を算定する手段と、発振周波数を決定するパラメ
ータの書き込みにより分周率が変化するＰＬＬ回路のル
ープ内に挿入されたクロックジェネレータと、前記位相
ズレによりパラメータを算出してクロックジェネレータ
に書き込む制御手段と、前記パラメータを用いて前記Ｐ
ＬＬ回路がロック可能な周波数範囲の値と前記パラメー
タとを関連付けて、複数の前記パラメータをロック可能
な周波数の値の順に並べたパラメータテーブルを記憶す
る記憶手段とを備え、前記位相ズレの生起頻度が予め定
めた一定値以上のときは、現パラメータがロックして出
力できる周波数範囲内の周波数を出力することができ、
かつ、前記位相ズレを是正する周波数の方向に対応する
複数のパラメータである変更パラメータ群の中から、中
央に位置するパラメータを選択して前記クロックジェネ
レータに書き込むことで、ロックして出力する周波数を
略中央に持つパラメータをクロックジェネレータに設定
でき、安定にロックする。
定値以上の位相ズレを検出する手段と、同位相ズレの生
起頻度を算定する手段と、発振周波数を決定するパラメ
ータの書き込みにより分周率が変化するＰＬＬ回路のル
ープ内に挿入されたクロックジェネレータと、前記位相
ズレによりパラメータを算出してクロックジェネレータ
に書き込む制御手段と、前記パラメータを用いて前記Ｐ
ＬＬ回路がロック可能な周波数範囲の値と前記パラメー
タとを関連付けて、複数の前記パラメータをロック可能
な周波数の値の順に並べたパラメータテーブルを記憶す
る記憶手段とを備え、前記位相ズレの生起頻度が予め定
めた一定値以上のときは、現パラメータがロックして出
力できる周波数範囲内の周波数を出力することができ、
かつ、前記位相ズレを是正する周波数の方向に対応する
複数のパラメータである変更パラメータ群の中から、中
央に位置するパラメータを選択して前記クロックジェネ
レータに書き込むことで、ロックして出力する周波数を
略中央に持つパラメータをクロックジェネレータに設定
でき、安定にロックする。
【００１１】前記変更パラメータ群が奇数個ある場合
は、現パラメータを含まない前記変更パラメータ群の中
から中央に位置するパラメータを選択して前記クロック
ジェネレータに書き込むことで、各パラメータが奇数個
ある場合も前記パラメータを容易に選択できる。
は、現パラメータを含まない前記変更パラメータ群の中
から中央に位置するパラメータを選択して前記クロック
ジェネレータに書き込むことで、各パラメータが奇数個
ある場合も前記パラメータを容易に選択できる。
【００１２】前記変更パラメータ群が偶数個ある場合
は、現パラメータと前記前記変更パラメータ群との中か
ら中央に位置するパラメータを選択して前記クロックジ
ェネレータに書き込むことことで、各パラメータが偶数
個ある場合も前記パラメータを容易に選択できる。
は、現パラメータと前記前記変更パラメータ群との中か
ら中央に位置するパラメータを選択して前記クロックジ
ェネレータに書き込むことことで、各パラメータが偶数
個ある場合も前記パラメータを容易に選択できる。
【００１３】位相ズレの検出手段は、前記入力基準信号
と前記帰還信号との位相を比較する位相比較器の出力を
積分するローパスフィルタの出力電圧が予め定めた一定
電圧より高いとき論理１を出力する比較回路を設け、同
比較回路の出力信号を位相遅れ信号又は位相進み信号と
することで、確実に位相遅れ又は位相進みを検出でき
る。
と前記帰還信号との位相を比較する位相比較器の出力を
積分するローパスフィルタの出力電圧が予め定めた一定
電圧より高いとき論理１を出力する比較回路を設け、同
比較回路の出力信号を位相遅れ信号又は位相進み信号と
することで、確実に位相遅れ又は位相進みを検出でき
る。
【００１４】位相ズレの検出手段は、前記入力基準信号
と前記帰還信号との位相を比較する位相比較器の出力を
積分するローパスフィルタの出力電圧が予め定めた一定
電圧より低いとき論理１を出力する比較回路を設け、同
比較回路の出力信号を位相進み信号又は位相遅れ信号と
することで、確実に位相進み又は位相遅れを検出でき
る。
と前記帰還信号との位相を比較する位相比較器の出力を
積分するローパスフィルタの出力電圧が予め定めた一定
電圧より低いとき論理１を出力する比較回路を設け、同
比較回路の出力信号を位相進み信号又は位相遅れ信号と
することで、確実に位相進み又は位相遅れを検出でき
る。
【００１６】
【実施例】以下、本発明によるＰＬＬ回路について、図
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の１実施例のブロック図である。水平同期信号等の
入力基準信号Ｓ１とＰＬＬの帰還信号Ｓ２の位相を位相
比較器１で比較し、位相比較器１から出力する位相差に
応じたデューテイのパルスをＬＰＦ（ローパスフィル
タ）２で積分して直流レベル信号としてＶＣＯ（電圧制
御発振器）３を制御する。ＶＣＯ３の出力をクロックジ
ェネレータ４とカウンタ５で分周して帰還信号Ｓ２とす
る。このようにして入力基準信号Ｓ１にロックした映像
信号のクロック信号等のＰＬＬ回路の出力信号Ｓ３を得
ることができる。ここでクロックジェネレータ４は、外
部から書き込まれ、発振周波数を決定するパラメータＰ
Ｘの値によってその分周率を任意に設定できる機能を持
つ。また、ＬＰＦ２の出力は、比較器６と比較器７とに
それぞれ入力されており、予め定めた一定電圧Ｓ５が比
較器６へ、予め定めた一定電圧Ｓ７が比較器７へ、それ
ぞれ入力されている。さらに、比較器６の出力である位
相遅れ信号Ｓ６と比較器７の出力である位相進み信号Ｓ
８とがＭＰＵ８へ入力され、また、ＭＰＵ８からは、ク
ロックジェネレータ４へパラメータＰＸが出力されてい
る。 ＭＰＵ８には、ＭＰＵ８の動作に必要なクロック８
ｂと、位相遅れ信号Ｓ６や位相進み信号Ｓ８の発生頻度
を頻度を算定する位相ズレ算定部８ｃと、クロックジェ
ネレータ４へ書き込むためのパラメータＰＸを用いてＰ
ＬＬ回路がロック可能な周波数範囲の値とパラメータＰ
Ｘとを関連付けて、複数のパラメータをロック可能な周
波数の値の順に並べて記憶したパラメータテーブル８ｅ
と、位相ズレ算定部８ｃの算定結果に基づいてパラメー
タテーブル８ｅからパラメータを選定するパラメータ選
定部８ｄとが備えられている。
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の１実施例のブロック図である。水平同期信号等の
入力基準信号Ｓ１とＰＬＬの帰還信号Ｓ２の位相を位相
比較器１で比較し、位相比較器１から出力する位相差に
応じたデューテイのパルスをＬＰＦ（ローパスフィル
タ）２で積分して直流レベル信号としてＶＣＯ（電圧制
御発振器）３を制御する。ＶＣＯ３の出力をクロックジ
ェネレータ４とカウンタ５で分周して帰還信号Ｓ２とす
る。このようにして入力基準信号Ｓ１にロックした映像
信号のクロック信号等のＰＬＬ回路の出力信号Ｓ３を得
ることができる。ここでクロックジェネレータ４は、外
部から書き込まれ、発振周波数を決定するパラメータＰ
Ｘの値によってその分周率を任意に設定できる機能を持
つ。また、ＬＰＦ２の出力は、比較器６と比較器７とに
それぞれ入力されており、予め定めた一定電圧Ｓ５が比
較器６へ、予め定めた一定電圧Ｓ７が比較器７へ、それ
ぞれ入力されている。さらに、比較器６の出力である位
相遅れ信号Ｓ６と比較器７の出力である位相進み信号Ｓ
８とがＭＰＵ８へ入力され、また、ＭＰＵ８からは、ク
ロックジェネレータ４へパラメータＰＸが出力されてい
る。 ＭＰＵ８には、ＭＰＵ８の動作に必要なクロック８
ｂと、位相遅れ信号Ｓ６や位相進み信号Ｓ８の発生頻度
を頻度を算定する位相ズレ算定部８ｃと、クロックジェ
ネレータ４へ書き込むためのパラメータＰＸを用いてＰ
ＬＬ回路がロック可能な周波数範囲の値とパラメータＰ
Ｘとを関連付けて、複数のパラメータをロック可能な周
波数の値の順に並べて記憶したパラメータテーブル８ｅ
と、位相ズレ算定部８ｃの算定結果に基づいてパラメー
タテーブル８ｅからパラメータを選定するパラメータ選
定部８ｄとが備えられている。
【００１７】図２は、クロックジェネレータに設定する
パラメータとＰＬＬ回路がロックして出力する周波数範
囲を示す。クロックジェネレータ４に設定するパラメー
タＰＸの各パラメータの値であるＰ１からＰ９と、その
各パラメータの値を用いてPLL 回路がロック可能な周波
数範囲（矢印の範囲）とを示している。そして、このＰ
１からＰ９のパラメータの値と、それに対応する各周波
数範囲の値とが、パラメータテーブル８ｅに関連付けて
記憶されている。例えば、クロックジェネレータ４に設
定するパラメータＰＸの各パラメータ値Ｐ１、Ｐ２、・
・の中から適当なパラメータ例えばＰ５を選択してＰＬ
Ｌ出力信号Ｓ３の周波数がＦ０で安定にロックして稼働
している場合、入力信号源の切り換え等で入力基準信号
Ｓ１が高い周波数にずれるとＰＬＬ出力信号Ｓ３の周波
数は例えばＦ２となり、ロックが外れたり、かかったり
して不安定となり、位相ズレが頻繁に発生する。
パラメータとＰＬＬ回路がロックして出力する周波数範
囲を示す。クロックジェネレータ４に設定するパラメー
タＰＸの各パラメータの値であるＰ１からＰ９と、その
各パラメータの値を用いてPLL 回路がロック可能な周波
数範囲（矢印の範囲）とを示している。そして、このＰ
１からＰ９のパラメータの値と、それに対応する各周波
数範囲の値とが、パラメータテーブル８ｅに関連付けて
記憶されている。例えば、クロックジェネレータ４に設
定するパラメータＰＸの各パラメータ値Ｐ１、Ｐ２、・
・の中から適当なパラメータ例えばＰ５を選択してＰＬ
Ｌ出力信号Ｓ３の周波数がＦ０で安定にロックして稼働
している場合、入力信号源の切り換え等で入力基準信号
Ｓ１が高い周波数にずれるとＰＬＬ出力信号Ｓ３の周波
数は例えばＦ２となり、ロックが外れたり、かかったり
して不安定となり、位相ズレが頻繁に発生する。
【００１８】この位相ズレの検出は、ＬＰＦ２の出力信
号Ｓ４と予め定めた一定電圧Ｓ５を比較器６で比較し、
ＬＰＦ２の出力信号Ｓ４が一定電圧Ｓ５より高いとき通
常は位相遅れとして、位相遅れ信号Ｓ６を出力する。Ｍ
ＰＵ８の位相ズレ算定部８ｃでこの位相遅れ信号Ｓ６の
一定時間内の生起回数を計数することにより生起頻度を
算定し、予め定めた一定頻度より多くなったときは、Ｍ
ＰＵ８はパラメータＰ５で安定に出力する周波数範囲を
外れたとして認識し、パラメータ選定部８ｄでパラメー
タテーブル８ｅに記憶してあるパラメータから新たなパ
ラメータＰＸを選択してクロックジェネレータ４に設定
する。このため、パラメータ選定部８ｄは、パラメータ
テーブル８ｅ内の各パラメータの周波数範囲の値を参照
して現パラメータがロックして出力できる周波数範囲内
の周波数を出力することができるパラメータを検索す
る。この例の場合は、Ｐ５がＦ１からＦ２の周波数範囲
を持っているので、この周波数範囲内の周波数を出力す
ることができるパラメータは、Ｐ１からＰ９のパラメー
タとなる。そして、パラメータ選定部８ｄはＰ１からＰ
９のパラメータの中から、この位相遅れ方向Ｄ２（位相
ズレを是正する周波数の方向）と対応するパラメータテ
ーブル８ｅ内の周波数範囲の値を持つ複数のパラメータ
である変更パラメータ群を検索する。このため、パラメ
ータ選定部８ｄは、パラメータテーブル８ｅ内の各パラ
メータの周波数範囲の値を参照して、現パラメータがロ
ックして出力できる周波数より高い周波数を出力するこ
とができるペアを検索する。この例の場合は、Ｐ５がＦ
１からＦ２の周波数範囲を持っているので、Ｆ２の周波
数より高い周波数を出力することができるパラメータ
は、Ｐ１からＰ９のパラメータの中ではＰ６からＰ９の
パラメータとなる。つまり、これらのパラメータが変更
パラメータ群となる。さらに、パラメータ選定部８ｄ
は、変更パラメータ群の中央に位置するパラメータを選
択する。この例では、Ｐ６、Ｐ７、Ｐ８、Ｐ９の偶数個
のパラメータであるため、現パラメータＰ５とＰ６、Ｐ
７、Ｐ８、Ｐ９のパラメータからなる変更パラメータ群
との中で、中央に位置するパラメータ、つまり、Ｐ７の
パラメータを選択する。そして、ＭＰＵ８が、Ｐ７のパ
ラメータをクロックジェネレータ４に書き込む。
号Ｓ４と予め定めた一定電圧Ｓ５を比較器６で比較し、
ＬＰＦ２の出力信号Ｓ４が一定電圧Ｓ５より高いとき通
常は位相遅れとして、位相遅れ信号Ｓ６を出力する。Ｍ
ＰＵ８の位相ズレ算定部８ｃでこの位相遅れ信号Ｓ６の
一定時間内の生起回数を計数することにより生起頻度を
算定し、予め定めた一定頻度より多くなったときは、Ｍ
ＰＵ８はパラメータＰ５で安定に出力する周波数範囲を
外れたとして認識し、パラメータ選定部８ｄでパラメー
タテーブル８ｅに記憶してあるパラメータから新たなパ
ラメータＰＸを選択してクロックジェネレータ４に設定
する。このため、パラメータ選定部８ｄは、パラメータ
テーブル８ｅ内の各パラメータの周波数範囲の値を参照
して現パラメータがロックして出力できる周波数範囲内
の周波数を出力することができるパラメータを検索す
る。この例の場合は、Ｐ５がＦ１からＦ２の周波数範囲
を持っているので、この周波数範囲内の周波数を出力す
ることができるパラメータは、Ｐ１からＰ９のパラメー
タとなる。そして、パラメータ選定部８ｄはＰ１からＰ
９のパラメータの中から、この位相遅れ方向Ｄ２（位相
ズレを是正する周波数の方向）と対応するパラメータテ
ーブル８ｅ内の周波数範囲の値を持つ複数のパラメータ
である変更パラメータ群を検索する。このため、パラメ
ータ選定部８ｄは、パラメータテーブル８ｅ内の各パラ
メータの周波数範囲の値を参照して、現パラメータがロ
ックして出力できる周波数より高い周波数を出力するこ
とができるペアを検索する。この例の場合は、Ｐ５がＦ
１からＦ２の周波数範囲を持っているので、Ｆ２の周波
数より高い周波数を出力することができるパラメータ
は、Ｐ１からＰ９のパラメータの中ではＰ６からＰ９の
パラメータとなる。つまり、これらのパラメータが変更
パラメータ群となる。さらに、パラメータ選定部８ｄ
は、変更パラメータ群の中央に位置するパラメータを選
択する。この例では、Ｐ６、Ｐ７、Ｐ８、Ｐ９の偶数個
のパラメータであるため、現パラメータＰ５とＰ６、Ｐ
７、Ｐ８、Ｐ９のパラメータからなる変更パラメータ群
との中で、中央に位置するパラメータ、つまり、Ｐ７の
パラメータを選択する。そして、ＭＰＵ８が、Ｐ７のパ
ラメータをクロックジェネレータ４に書き込む。
【００１９】また、例えばＰ５のパラメータを選択して
ＰＬＬ出力信号Ｓ３の周波数がＦ０で安定にロックして
稼働している時、入力信号源の切り換え等で入力基準信
号Ｓ１が低い周波数にずれた場合、ＬＰＦ２の出力信号
Ｓ４と予め定めた一定電圧Ｓ７とが比較器７で比較され
ているため、ＬＰＦ２の出力信号Ｓ４が一定電圧Ｓ７よ
り低いとき通常は位相進みとして、位相進み信号Ｓ８が
出力される。ＭＰＵ８の位相ズレ算定部８Ｃでこの位相
進み信号Ｓ８の一定時間内の生起回数を計数することに
より生起頻度を算定し、予め定めた一定頻度より多くな
ったときは、ＭＰＵ８はパラメータＰ５で安定に出力す
る周波数範囲を外れたとして認識し、パラメータ選定部
８ｄでパラメータテーブル８ｅに記憶してあるパラメー
タから新たなパラメータＰＸを選択してクロックジェネ
レータ４に設定する。なお新たなパラメータＰＸを選択
する方法は、パラメータ選定部８ｄが、Ｐ１からＰ９の
パラメータの中から、この位相進み方向Ｄ１（位相ズレ
を是正する低い周波数の方向）と対応するパラメータテ
ーブル８ｅ内の周波数範囲の値を持つ複数のパラメータ
である変更パラメータ群を検索すること以外は同じため
説明を省略する。つまり、パラメータ選定部８ｄが、パ
ラメータテーブル８ｅ内の各パラメータの周波数範囲の
値を参照して、現パラメータがロックして出力できる周
波数より低い周波数を出力することができるパラメータ
を検索する。例えば変更パラメータ群がＰ２、Ｐ３、Ｐ
４のパラメータであったとすると、パラメータ選定部８
ｄは、パラメータＰ２、Ｐ３、Ｐ４が奇数個であるた
め、その中央に位置するパラメータ、つまり、Ｐ３のパ
ラメータが選択され、そして、ＭＰＵ８が、パラメータ
Ｐ３をクロックジェネレータ４に書き込む。
ＰＬＬ出力信号Ｓ３の周波数がＦ０で安定にロックして
稼働している時、入力信号源の切り換え等で入力基準信
号Ｓ１が低い周波数にずれた場合、ＬＰＦ２の出力信号
Ｓ４と予め定めた一定電圧Ｓ７とが比較器７で比較され
ているため、ＬＰＦ２の出力信号Ｓ４が一定電圧Ｓ７よ
り低いとき通常は位相進みとして、位相進み信号Ｓ８が
出力される。ＭＰＵ８の位相ズレ算定部８Ｃでこの位相
進み信号Ｓ８の一定時間内の生起回数を計数することに
より生起頻度を算定し、予め定めた一定頻度より多くな
ったときは、ＭＰＵ８はパラメータＰ５で安定に出力す
る周波数範囲を外れたとして認識し、パラメータ選定部
８ｄでパラメータテーブル８ｅに記憶してあるパラメー
タから新たなパラメータＰＸを選択してクロックジェネ
レータ４に設定する。なお新たなパラメータＰＸを選択
する方法は、パラメータ選定部８ｄが、Ｐ１からＰ９の
パラメータの中から、この位相進み方向Ｄ１（位相ズレ
を是正する低い周波数の方向）と対応するパラメータテ
ーブル８ｅ内の周波数範囲の値を持つ複数のパラメータ
である変更パラメータ群を検索すること以外は同じため
説明を省略する。つまり、パラメータ選定部８ｄが、パ
ラメータテーブル８ｅ内の各パラメータの周波数範囲の
値を参照して、現パラメータがロックして出力できる周
波数より低い周波数を出力することができるパラメータ
を検索する。例えば変更パラメータ群がＰ２、Ｐ３、Ｐ
４のパラメータであったとすると、パラメータ選定部８
ｄは、パラメータＰ２、Ｐ３、Ｐ４が奇数個であるた
め、その中央に位置するパラメータ、つまり、Ｐ３のパ
ラメータが選択され、そして、ＭＰＵ８が、パラメータ
Ｐ３をクロックジェネレータ４に書き込む。
【００２０】
【発明の効果】以上説明したように、位相ズレの生起頻
度が予め定めた一定値以上のときは、現パラメータがロ
ックして出力できる周波数範囲内の周波数を出力するこ
とができるパラメータで、かつ、位相ズレを是正する周
波数の方向と対応するパラメータテーブル内の周波数範
囲の値を持つ複数のパラメータである変更パラメータ群
を検索し、同変更パラメータ群の中央に位置するパラメ
ータを選択し、同パラメータをクロックジェネレータに
書き込むことで、入力基準周波数が変わっても安定にロ
ックして出力する出力信号を得ることができる。
度が予め定めた一定値以上のときは、現パラメータがロ
ックして出力できる周波数範囲内の周波数を出力するこ
とができるパラメータで、かつ、位相ズレを是正する周
波数の方向と対応するパラメータテーブル内の周波数範
囲の値を持つ複数のパラメータである変更パラメータ群
を検索し、同変更パラメータ群の中央に位置するパラメ
ータを選択し、同パラメータをクロックジェネレータに
書き込むことで、入力基準周波数が変わっても安定にロ
ックして出力する出力信号を得ることができる。
【図１】本発明によるＰＬＬ回路の１実施例のブロック
図である。
図である。
【図２】クロックジェネレータに設定するパラメータと
ＰＬＬ回路がロックして出力する周波数範囲を示す図で
ある。
ＰＬＬ回路がロックして出力する周波数範囲を示す図で
ある。
１ 位相比較器 ２ ＬＰＦ（ローパスフィルタ） ３ ＶＣＯ（電圧制御発振器） ４ クロックジェネレータ ５ カウンタ ６ 比較器 ７ 比較器 ８ ＭＰＵ ８ｂ クロック ８ｃ 位相ズレ算定部 ８ｄ パラメータ選定部 ８ｅ パラメータテーブル Ｓ１ 入力基準信号 Ｓ２ 帰還信号 Ｓ３ ＰＬＬ出力信号 Ｓ４ ＬＰＦ出力 Ｓ５ 一定電圧 Ｓ６ 位相遅れ信号 Ｓ７ 一定電圧 Ｓ８ 位相進み信号 ＰＸ パラメータ信号 Ｐ１からＰ９ パラメータ Ｆ０、Ｆ１、Ｆ２ ＰＬＬ出力周波数 Ｄ１ 位相進み方向 Ｄ２ 位相遅れ方向
Claims (5)
- 【請求項１】 入力基準信号と帰還信号との間の予め定
めた一定値以上の位相ズレを検出する手段と、同位相ズ
レの生起頻度を算定する手段と、発振周波数を決定する
パラメータの書き込みにより分周率が変化するＰＬＬ回
路のループ内に挿入されたクロックジェネレータと、前
記位相ズレによりパラメータを算出してクロックジェネ
レータに書き込む制御手段と、前記パラメータを用いて
前記ＰＬＬ回路がロック可能な周波数範囲の値と前記パ
ラメータとを関連付けて、複数の前記パラメータをロッ
ク可能な周波数の値の順に並べたパラメータテーブルを
記憶する記憶手段とを備え、前記位相ズレの生起頻度が
予め定めた一定値以上のときは、現パラメータがロック
して出力できる周波数範囲内の周波数を出力することが
でき、かつ、前記位相ズレを是正する周波数の方向に対
応する複数のパラメータである変更パラメータ群の中か
ら、中央に位置するパラメータを選択して前記クロック
ジェネレータに書き込むことを特徴としたＰＬＬ回路。 - 【請求項２】 前記変更パラメータ群が奇数個ある場合
は、現パラメータを含まない前記変更パラメータ群の中
から中央に位置するパラメータを選択して前記クロック
ジェネレータに書き込むことを特徴とした請求項１記載
のＰＬＬ回路。 - 【請求項３】 前記変更パラメータ群が偶数個ある場合
は、現パラメータと前記前記変更パラメータ群との中か
ら中央に位置するパラメータを選択して前記クロックジ
ェネレータに書き込むことを特徴とした請求項１記載の
ＰＬＬ回路。 - 【請求項４】 位相ズレの検出手段は、前記入力基準信
号と前記帰還信号との位相を比較する位相比較器の出力
を積分するローパスフィルタの出力電圧が予め定めた一
定電圧より高いとき論理１を出力する比較回路を設け、
同比較回路の出力信号を位相遅れ信号又は位相進み信号
とすることを特徴とした請求項１、請求項２又は請求項
３記載のＰＬＬ回路。 - 【請求項５】 位相ズレの検出手段は、前記入力基準信
号と前記帰還信号との位相を比較する位相比較器の出力
を積分するローパスフィルタの出力電圧が予 め定めた一
定電圧より低いとき論理１を出力する比較回路を設け、
同比較回路の出力信号を位相進み信号又は位相遅れ信号
とすることを特徴とした請求項１、請求項２又は請求項
３記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051395A JP3322331B2 (ja) | 1995-10-06 | 1995-10-06 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051395A JP3322331B2 (ja) | 1995-10-06 | 1995-10-06 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107286A JPH09107286A (ja) | 1997-04-22 |
| JP3322331B2 true JP3322331B2 (ja) | 2002-09-09 |
Family
ID=17349015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26051395A Expired - Fee Related JP3322331B2 (ja) | 1995-10-06 | 1995-10-06 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3322331B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100795478B1 (ko) * | 2006-04-11 | 2008-01-16 | 엘아이지넥스원 주식회사 | 전압제어발진기 |
| JP5204084B2 (ja) * | 2009-12-22 | 2013-06-05 | 株式会社東芝 | 情報処理装置およびその制御方法 |
-
1995
- 1995-10-06 JP JP26051395A patent/JP3322331B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09107286A (ja) | 1997-04-22 |
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