JPH08307730A

JPH08307730A - 同期信号発生回路

Info

Publication number: JPH08307730A
Application number: JP7106755A
Authority: JP
Inventors: Mikio Ujiie; 幹夫氏家; Hisato Kokubo; 寿人小久保
Original assignee: NEC Home Electronics Ltd; NEC Engineering Ltd; Nippon Electric Co Ltd
Current assignee: NEC Home Electronics Ltd; NEC Corp; NEC Engineering Ltd
Priority date: 1995-04-28
Filing date: 1995-04-28
Publication date: 1996-11-22
Anticipated expiration: 2017-04-30
Also published as: US5686968A; JP3278546B2

Abstract

(57)【要約】（修正有）【目的】ＰＬＬ回路を備えた同期信号発生回路におい
て、入力映像信号に基づいて水平同期信号、垂直同期信
号および高速なドットクロック信号を、ＰＬＬ回路の定
常位相誤差を吸収して安定的且つ簡易に発生させる。【構成】同期信号に含まれる水平同期信号のクロック
幅より広く且つ上記定常位相誤差を包含する時定数のパ
ルス信号をタイミング発生回路４で生成し、フリップフ
ロップ回路５を介して比較禁止回路６の入力端子に入力
する。そしてパルス信号の論理レベルを垂直同期信号の
アクティブ区間と非アクティブ区間とで異ならしめ、ア
クティブ区間のときに水平同期信号102と再生化水平同
期信号110との位相比較を禁止させる。この再生化水平
同期信号110は、パラメータ設定回路１７で分周値の設
定可能な分周器１０，１１の出力に基づいて生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＮＴＳＣ方式やＰＡＬ
方式によるテレビジョン画像処理、コンピュータグラフ
ィック（ＣＧ）、ＣＡＤシステム、あるいは液晶ディス
プレイを用いた画像処理技術に係り、特に、水平同期信
号と垂直同期信号が複合された同期信号に同期した水平
同期信号およびドットクロック信号を発生する同期信号
発生回路に関する。

【０００２】

【従来の技術】液晶ディスプレイでは、各画素に対応し
たドットクロック信号が必要であり、このドットクロッ
ク信号でディジタル値またはアナログ値化した映像信号
（Ｒ，Ｇ，Ｂ信号）をサンプリングする必要がある。

【０００３】しかし、例えば特公平７−１４２３号公報
に記載されているように、映像信号の垂直同期区間、す
なわち垂直同期信号がアクティブな区間に水平同期信号
が存在しない場合がある。また、水平同期信号が存在し
ても、垂直同期区間外の水平同期信号と位相同期してい
ない場合もある。このような場合、従来は、互いに同期
する水平同期信号、垂直同期信号、ドットクロック信号
を別途発生させるか、あるいは特公平７−１４２３号に
記載された「パルス発生回路」のように当該区間の位相
比較を禁止して映像信号の同期ずれを防止していた。こ
れら信号処理に用いられる技術の基は、ＰＬＬ（Phase
Lock Loop）技術であり、同期信号が間欠信号である場
合は、ＰＬＬ回路を安定動作させるためにＰＬＬ回路内
にサンプルホールド回路を設け、間欠区間、ＶＣＯ（電
圧制御発振器、以下同じ）のＤＣバイアスをホールドす
る処理を施す必要がある。

【０００４】一方、普通の解像度や高解像度用のそれぞ
れのＣＲＴディスプレイを一つの液晶ディスプレイで置
き換えて画像表示する需要が高まってきているが、同期
信号の周波数や水平同期区間内の画素数が提供される画
像処理部の機能やメーカーによって異なっている。従
来、これら複数の機能仕様に対して一つの同期信号発生
回路で処理できる（複数の機能仕様に対応できることを
マルチシンクと呼ぶ）ようにすべく、複数のＶＣＯをＰ
ＬＬ回路内に持ち、個々の機能仕様に応じてそのいずれ
かを選択していた。

【０００５】

【発明が解決しようとする課題】しかしながら、前述の
「パルス発生回路」において位相比較を行う区間はＰＬ
Ｌ回路の設計上予測される区間であり、位相比較の際に
現実に生じるＰＬＬ回路の定常位相誤差については考慮
されていない。しかも発生するドットクロック信号の周
期が固定的であって事後的にこれを変えることができな
い。そのため、映像信号に同期するドットクロック信号
を常に安定に発生することができるとは限らない問題が
あった。また、上記マルチシンクに対応し得るＰＬＬ回
路を構成するには複数のＶＣＯ等を設けなければならな
いため、全体的な回路構成を簡略にすることができない
という問題もあった。

【０００６】本発明の課題は、上記背景に鑑み、垂直同
期区間に水平同期信号が存在しない場合、あるいは水平
同期信号が存在しても垂直同期区間外の水平同期信号と
位相同期しない場合であっても常に安定した水平同期信
号、垂直同期信号および高速なドットクロック信号を発
生させる同期信号発生回路を提供することにある。本発
明の課題は、この同期信号発生回路を簡易な構成により
マルチシンクに対応させることにある。

【０００７】

【課題を解決するための手段】上記課題を解決する本発
明の同期信号発生回路は、水平同期信号と垂直同期信号
が複合された信号から水平同期信号と垂直同期信号を分
離抽出する回路と、前記同期信号を入力する位相比較回
路、該位相比較回路の出力に応じた発振周波数の信号を
出力する電圧制御発振器、および該電圧制御発振器の出
力を分周してクロック信号を生成する第一分周器を備
え、該第一分周器の分岐出力に基づく比較対象信号と前
記同期信号との位相比較を行うＰＬＬ回路と、を備えた
従来の同期信号発生回路において、前記水平同期信号に
同期し且つ少なくとも位相比較の際に生じる前記ＰＬＬ
回路の定常位相誤差を包含する時定数のパルス信号を生
成するパルス信号発生回路と、該パルス信号の論理レベ
ルを前記垂直同期信号のアクティブ区間と非アクティブ
区間とで異ならしめる信号変換回路とを設け、この信号
変換回路の出力を前記位相比較回路に導いて前記垂直同
期信号のアクティブ区間のときの位相比較を禁止させる
ようにしたことを特徴とする。

【０００８】本発明の他の構成に係る同期信号発生回路
は、上記従来の同期信号発生回路において、ＰＬＬ回路
に、第一分周器の分岐出力を分周する第二分周器および
該第二分周器の出力に位相同期する再生化水平同期信号
を生成する水平同期信号再生回路を設け、この再生化水
平同期信号を前記比較対象信号として前記位相比較回路
に導くとともに、前記垂直同期信号と前記再生化水平同
期信号とから再生化垂直同期信号を再生する垂直同期信
号再生回路と、前記再生化垂直同期信号を前記第二分周
器の出力でリタイミングするリタイミング回路とを設け
たことを特徴とする。

【０００９】前記水平同期信号再生回路は、例えば、前
記第二分周器の出力に基づいて前記再生化水平同期信号
の周期を決定する第一計数回路と、該第二の分周器の出
力に基づいて前記水平同期信号のパルス幅を決定する第
二計数回路と、前記第一計数回路の出力をセット端子に
入力するとともに前記第二計数回路の出力をリセット端
子に入力するセット・リセットフリップフロップ回路と
を含んで構成し、また、前記垂直同期信号再生回路は、
例えば、前記再生化水平同期信号をクロックとする複数
の同期式フリップフロップを縦続し、初段の同期式フリ
ップフロップに前記垂直同期信号を入力するとともに、
各段の同期式フロップフロップの出力から遅延タップを
引き出して該垂直同期信号の遅延量を段階的に調整可能
に構成する。

【００１０】本発明の同期信号発生回路は、さらに、少
なくとも二つの論理素子を直列に接続するとともに前段
の論理素子と後段の論理素子間にダミー論理素子を並列
接続して成る基本遅延素子をｎ（自然数）段接続し、各
段の出力から遅延タップを引き出した遅延回路を設け、
前記第一分周器の分岐出力を初段の基本遅延素子に入力
して該分周出力の遅延量を段階的に調整可能にした。な
お、マルチシンクに対応可能にするため、前記第一分周
器および第二分周器の分周数、前記第一計数回路および
第二計数回路の計数閾値、前記垂直同期信号の遅延量、
または前記分岐出力の遅延量を任意に設定するパラメー
タ設定回路を設けている。

【００１１】

【作用】本発明では、水平同期信号に同期し且つ少なく
とも位相比較の際に生じるＰＬＬ回路の定常位相誤差を
包含する時定数のパルス信号をＰＬＬ回路の位相比較を
禁止するための基準信号とし、その論理レベルを垂直同
期信号のアクティブ区間と非アクティブ区間とで異なら
しめる。そして垂直同期信号のアクティブ区間のときの
パルス信号の論理レベルをもって位相比較を禁止し、そ
れ以外の論理レベルのときは位相比較を許容する。これ
により定常位相誤差分が吸収されて位相比較ないしその
禁止が行われるので、位相が安定したクロック信号が得
られる。

【００１２】また、ＰＬＬ回路に、第二分周器を付加し
た構成では、第一分周器の分周値と第二分周値との乗算
出力に基づいて再生化水平同期信号が生成される。つま
り再生化水平同期信号の周波数（周期）の幅が拡がる。
この再生化水平同期信号は位相比較対象信号となって位
相比較回路に入力され、水平同期信号との間で位相比較
ないしその禁止がなされる。一方、この再生化垂直同期
信号と垂直同期信号とに基づいて得た再生化垂直同期信
号を第二分周器の出力でリタイミングするようにしたの
で、結局、映像信号から得た同期信号とは別の同期信
号、すなわち位相が全て同期し且つＰＬＬ回路による定
常位相誤差分を吸収した安定した再生化水平同期信号、
再生化垂直同期信号、およびクロック信号を得ることが
できる。

【００１３】さらに、本発明による遅延回路の初段に第
一分周器の分岐出力（クロック信号）を入力すると、こ
のクロック信号は基本遅延素子で遅延されて後段の基本
遅延素子に順次入力される。このとき、各基本遅延素子
を構成する論理素子として多入力端子を持つものを用い
るとともに、その多入力端子のうちで入出力間の遅延差
が最も少ないものを選択し、さらに論理素子間にダミー
論理素子を並列接続して負荷を調節することにより遅延
量のばらつきを抑制することができる。そして各段の基
本遅延素子の出力を選択的に採用することで、クロック
信号の遅延量を正確に且つ段階的に調整することが可能
となる。なお、第一分周器および第二分周器の分周数や
クロック信号の遅延量をパラメータ設定回路によって任
意に設定可能なので、一つのＶＣＯとローパスフィルタ
でマルチシンクへの対応が可能になり、回路構成の簡略
化も可能になる。また、第一分周器および第二分周器の
ように必ずしも二つの分周器を物理的に独立させる構成
のほか、上記二つの分周器の機能を一つの分周器とパラ
メータ設定回路の設定によって実現することもできる。

【００１４】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係る同期信号
発生回路の構成図である。この同期信号発生回路は、図
示しない画像処理部より入力した映像信号１００から同
期信号１０１を分離する同期信号分離回路１を備え、さ
らにこの同期信号分離回路１で分離された同期信号１０
１から水平同期信号１０２を発生させる水平同期信号発
生回路２と、垂直同期信号１０３を発生させる垂直同期
信号発生回路３とを備えている。

【００１５】水平同期信号１０２には、水平同期区間
（水平同期信号がアクティブな区間）と垂直同期区間
（垂直同期信号がアクティブな区間）を示すパルス（コ
ンポジット信号）が重畳されている。この水平同期信号
１０２は三分岐され、第一の出力は直接、第二の出力は
同期式フリップフロップ回路（以下、Ｆ／Ｆ）５を介し
て、第三の出力はタイミング発生回路４とＦ／Ｆ５を介
して、それぞれ比較禁止回路６に入力される。タイミン
グ発生回路４は、図２に示すように、水平同期信号１０
２の立ち上がり（または立ち下がり）エッジをトリガと
するモノマルチ２１を含み、他の論理回路との協働によ
り、位相または周波数の比較禁止区間等のタイミングを
定めるためのタイミング信号１０４を発生させる。モノ
マルチ２１の時定数は、水平同期信号１０２のパルス幅
よりも広く、かつ後述のＰＬＬ回路を用いる上で不可避
となる定常位相誤差分を包括するような値に設定されて
いる。Ｆ／Ｆ５は、上記タイミング信号１０４の立ち上
がり（または立ち下がり）エッジで水平同期信号１０２
の垂直同期区間をリタイミングし、これにより得た比較
禁止信号１０５を比較禁止回路６に出力する。このタイ
ミング発生回路４における信号間のタイミング関係およ
び定常位相誤差分の状態を図８に示す。

【００１６】次に、ＰＬＬ回路について説明する。本実
施例では、比較禁止回路６、位相比較回路７、ローパス
フィルタ８、ＶＣＯ９、第一分周器１０、第二分周器１
１、および水平同期信号再生回路１２でＰＬＬ回路を構
成している。比較禁止回路６と位相比較回路７は、図示
のように分離した構成のほか、一体化する構成も可能で
ある。

【００１７】比較禁止回路６は、例えば図３に示す論理
和回路２０から構成され、水平同期信号１０２と後述の
再生化水平同期信号１１０との位相比較の禁止タイミン
グを、Ｆ／Ｆ５から送られる比較禁止信号１０５によっ
て決定する。つまり、図９に示すように、比較禁止信号
１０５がアクティブな区間のみ水平同期信号１０２と再
生化水平同期信号１１０の位相比較が禁止されるように
動作する。これにより、映像信号１００の垂直同期区間
に水平同期信号が存在しない場合や、水平同期信号は存
在するが垂直同期区間外の水平同期信号と位相同期しな
い場合であっても、ＰＬＬ回路を安定に動作させること
ができる。この比較禁止回路６の出力段には、位相比較
回路７が設けられる。なお、比較禁止回路６は、図３に
示す論理和回路２０によるほか、各入力信号１０２，１
０５，１１０の極性（正論理または負論理）および後述
の位相比較回路７の位相比較方式により、論理積回路に
よっても対応が可能である。

【００１８】位相比較回路７は、比較禁止信号１０５が
非アクティブな区間の水平同期信号（１０２）１０６と
再生化水平同期信号（１１０）１１１の周波数および位
相の比較を行う回路であり、本実施例では、エッジ検出
型の位相比較器で構成している。位相比較回路７は、ま
た、両信号１０６、１１１の周波数および位相を検出
し、その差に対応する差信号をローパスフィルタ８に出
力する。ローパスフィルタ８は、入力した差信号を平滑
し、上記差をＤＣバイアスとしてＶＣＯ９に出力する。
ＶＣＯ９は、ＤＣバイアスの分だけ発振周波数を増減す
る。なお、このＶＣ０９が発振する周波数の範囲は、マ
ルチシンクに対応し得るように、広く設定しておくこと
が好ましい。本実施例では、１９０ＭＨｚ〜２８０ＭＨ
ｚの範囲で発振するようになっている。

【００１９】ＶＣＯ９の出力は、第一分周器１０で１／
Ｍ分周され（Ｍは自然数）、その出力はドットクロック
信号１０７となって図示しない表示部に供給される。一
方、このドットクロック信号１０７は、分岐されてドッ
トクロック遅延回路１６と第二分周器１１に入力され
る。ドットクロック遅延回路１６は、このドットクロッ
ク信号の遅延信号１０８を出力する。これについては後
述する。第二分周器１１は、ドットクロック信号１０７
を１／Ｐ分周し（Ｐは自然数）、これを水平同期信号再
生回路１２、クランプ信号発生回路１３、およびリタイ
ミング回路１５に出力する。

【００２０】水平同期信号再生回路１２は、水平同期信
号を再生する回路であり、図４に示すように、第二分周
器１１の出力信号１０９によって動作する二つの計数回
路２２，２３と、セット・リセットＦ／Ｆ２４から構成
される。第一計数回路２２は、再生する水平同期信号の
周期を決定する計数器であり、第二計数回路２３は再生
する水平同期信号のパルス幅を決定する計数器である。
第一計数回路２２の出力はセット・リセットＦ／Ｆ２４
のセット端子Ｓに入力され、第二計数回路２３の出力１
１４はセット・リセットＦ／Ｆ２４のリセット端子Ｒに
入力されている。そしてこのセット・リセットＦ／Ｆ２
４の出力が再生化水平同期信号１１０となって、上記比
較禁止回路６、クランプ信号発生回路１３、垂直同期信
号再生回路１４、およびリタイミング回路１５に入力さ
れる。

【００２１】クランプ信号発生回路１３は、映像信号１
００のバックポーチ部分の直流成分をある電圧レベルに
固定するために使用するクランプ信号を発生する回路で
あり、図５に示すように、クランプ幅を決めるために上
記再生化水平同期信号１１０で動作する第三計数回路２
５と、セット・リセットＦ／Ｆ２６とから構成される。
上記第二計数回路２３の出力１１４がセット・リセット
Ｆ／Ｆ２６のセット端子Ｓに入力され、第三計数回路２
５の出力がセット・リセットＦ／Ｆ２６のリセット端子
Ｒに入力されている。そしてこのセット・リセットＦ／
Ｆ２６の出力がクランプ信号１１２となってリタイミン
グ回路１５に出力される。

【００２２】次に垂直同期信号再生回路１４について説
明する。本実施例による垂直同期信号再生回路１４は、
図６に示すように、垂直同期信号発生回路３から出力さ
れる垂直同期信号１０３を上記再生化水平同期信号１１
０の立ち上がり（または立ち下がり）エッジでリタイミ
ングするＦ／Ｆ３０と、このＦ／Ｆ３０の出力を多段遅
延する複数のＦ／Ｆ３１と、各段のＦ／Ｆ３０，３１の
出力のいずれかを選択して垂直同期信号１１３とする選
択回路３２とから構成されている。Ｆ／Ｆ３０のデータ
側には垂直同期信号１０３が入力され、クロック側には
再生化水平同期信号１１０が入力されている。そして、
両信号１０３，１１０の位相（タイミング）関係は、図
１０に示すように、上記ＰＬＬ回路の定常位相誤差分を
考慮して、タイミング発生回路４の時定数が定常位相誤
差分を包括する値に設定する。このようにすることで安
定した垂直同期信号１１３が再生される。多段Ｆ／Ｆ３
１は、映像信号１００や再生化水平同期信号１１０との
位相関係を、図示しない上位プロセッサから柔軟に調整
できるようにするために存在する。なお、垂直同期信号
再生回路１４に入力される垂直同期信号１０３に代え、
水平同期信号１０２に重畳される垂直同期区間をリタイ
ミングして再生化垂直同期信号１１３を発生させること
も可能である。

【００２３】図７は、ドットクロック遅延回路１６の構
成図である。このドットクロック遅延回路１６は、複数
の論理素子３３を直列に接続して数ナノ秒単位の基本遅
延素子ｄとし、さらにこの基本遅延素子ｄを直列にｎ段
接続し（ｎは自然数）、それぞれの段から遅延タップを
選択回路３５に接続することにより、最大でｄ×ｎの遅
延量をもつ遅延回路を構成している。遅延回路は、ゲー
トアレイ型集積回路（ＬＳＩ）の論理素子で構築される
ので、総遅延量が数１０ナノ秒程度となり、ゲートアレ
イＬＳＩの論理素子による正極性から負極性への変化に
対する遅延量と負極性から正極性への変化に対する遅延
量の差はデューティ（正負の極性比率）の劣化につなが
る。また、論理素子間の接続長や負荷によっても論理素
子間の遅延量が変化する。特に、高速なドットクロック
信号を遅延する場合、この遅延量のばらつきがクロック
デューティの劣化となり、映像信号１００とのタイミン
グ調整を図るうえで無視できなくなる。そこで、本実施
例では、遅延量のばらつきを最小にするため、負荷が一
定になるように論理素子間にダミー論理素子３４を設け
ている。また、多入力端子を持つ論理素子３３を用いる
とともに、入出力間の遅延差が最も少ない入力端子を選
択して使用している。なお、遅延量が相当量以下の単入
力端子が提供される場合にはその単入力端子で代用する
こともできる。

【００２４】次に、パラメータ設定回路１７について説
明する。本実施例では、マルチシンクに対応させるた
め、第一および第二分周器１０，１１の分周数、第一〜
第三計数回路２２，２３，２５の計数値、垂直同期信号
再生回路１４の遅延量、ドットクロック信号１０８の遅
延量を上記プロセッサから制御できるように制御情報の
ハンドリングを行うパラメータ設定回路１７を設けてい
る。制御情報は、イネーブル信号１１５、データ１１
６、およびクロック信号１１７を含み、この制御情報は
パラメータ設定回路１７にシリアルに転送される。パラ
メータ設定回路１７は、この制御情報をパラレルに変換
した後、第一分周器１０、第二分周器１１、水平同期信
号再生回路１２、クランプ信号発生回路１３、垂直同期
信号再生回路１４、およびドットクロック遅延回路１６
に、設定情報１１８として送出する。

【００２５】このように、本実施例では、水平同期信号
の立ち上がり（または立ち下がり）エッジをトリガとす
るモノマルチ型のタイミング発生回路４を設け、モノマ
ルチ２１の時定数を水平同期信号１０２のクロック幅よ
り広く、かつＰＬＬ回路の特性である定常位相誤差分を
包括する値に設定し、さらに、タイミング発生回路４の
出力をクロックとするＦ／Ｆ回路５で水平同期信号１０
２に重畳された垂直同期区間をリタイミングし、比較禁
止信号１０５で水平同期信号１０２と再生化水平同期信
号１１０の位相比較を禁止するようにしたので、垂直同
期区間に水平同期信号１０２が存在しない場合や、水平
同期信号１０２が存在しても垂直同期区間外の水平同期
信号と位相同期しない場合でも安定した水平同期信号１
１０、垂直同期信号１１３および高速なドットクロック
信号１０７が得られ、従来の問題点を解消することがで
きる。また、複数の分周器１０，１１の分周値の乗算に
よって再生化水平同期信号１１０の周波数（周期）を決
定するようにしたので、発生させる信号（ドットクロッ
ク信号等）の周波数（周期）の幅を従来よりも格段に拡
げることができる。

【００２６】また、基本論理素子を構成する個々の論理
素子に多入力端子を用い、最も遅延量の少ない入力端子
を選択するとともに論理素子間にダミー論理素子３４を
設けて負荷を調整するようにしたので、遅延量のばらつ
きを抑制することができる。さらに、ＰＬＬ回路の中に
第一分周器１０および第二分周器１１を備え、ドットク
ロック周波数はＶＣＯ９の出力を第一分周器１０で１／
Ｍに分周して生成し、水平同期信号の周波数は第一分周
器１０の分周値（１／Ｍ）×第二分周器１１の分周値
（１／Ｐ）により生成し、さらに各分周器１０，１１の
分周値をパラメータ設定回路１７を用いて任意に設定可
能にしたので、一つのＶＣＯ９と一つのローパスフィル
タ８できめ細かな分解能をもってマルチシンクに対応さ
せることができる。なお、本実施例では、上述のように
マルチシンク対応としたから第一分周器１０と第二分周
器１１とを物理的に独立の構成としたが、ドットクロッ
ク信号１０７と再生化水平同期信号１１０がきめ細かな
周波数分解能を必要としない場合は、これら分周器１
０，１１を機能統合した一つの分周器とパラメータ設定
回路１７からの設定情報１１８によって対応させること
も可能である。

【００２７】

【発明の効果】以上の説明から明らかなように、本発明
の同期信号発生回路によれば、垂直同期区間に水平同期
信号が存在しない場合、あるいは水平同期信号が存在し
ても垂直同期区間外の水平同期信号と位相同期しない場
合であってもＰＬＬ回路の定常位相誤差が吸収された安
定した水平同期信号、垂直同期信号および高速なドット
クロック信号が得られる効果がある。また、ＰＬＬ回路
についても、一つのＶＣＯと同一の周波数帯域のローパ
スフィルタでマルチシンクに対応させることが可能とな
り、回路構成の簡略化が図れる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係る同期信号発生回路の構
成図。

【図２】本実施例によるタイミング発生回路の概念構成
図。

【図３】本実施例による比較禁止回路の構成図。

【図４】本実施例による水平同期信号再生回路の構成
図。

【図５】本実施例によるクランプ信号発生回路の構成
図。

【図６】本実施例による垂直同期信号再生回路の構成
図。

【図７】本実施例によるドットクロック遅延回路の構成
図。

【図８】本実施例のタイミング発生回路における信号間
のタイミング関係および定常位相誤差分の状態を示す説
明図。

【図９】本実施例の比較禁止回路における信号間のタイ
ミング関係説明図。

【図１０】本実施例の垂直同期信号再生回路およびクラ
ンプ信号発生回路における信号間タイミング関係説明
図。

【符号の説明】

１同期信号分離回路２水平同期信号発生回路３垂直同期信号発生回路４タイミング発生回路５同期式フリップフロップ６比較禁止回路７位相比較回路８ＬＰＦ（ローパスフィルタ）９ＶＣＯ（電圧制御発振器）１０，１１分周器１２水平同期信号再生回路１３クランプ信号発生回路１４垂直同期信号再生回路１５リタイミング回路１６ドットクロック遅延回路１７パラメータ設定回路

Claims

【特許請求の範囲】

【請求項１】水平同期信号と垂直同期信号が複合され
た信号から水平同期信号と垂直同期信号を分離抽出する
回路と、前記同期信号を入力する位相比較回路、該位相比較回路
の出力に応じた発振周波数の信号を出力する電圧制御発
振器、および該電圧制御発振器の出力を分周してクロッ
ク信号を生成する第一分周器を備え、該第一分周器の分
岐出力に基づく比較対象信号と前記同期信号との位相比
較を行うＰＬＬ回路と、を備えた同期信号発生回路にお
いて、前記水平同期信号に同期し且つ少なくとも位相比較の際
に生じる前記ＰＬＬ回路の定常位相誤差を包含する時定
数のパルス信号を生成するパルス信号発生回路と、該パ
ルス信号の論理レベルを前記垂直同期信号のアクティブ
区間と非アクティブ区間とで異ならしめる信号変換回路
とを設け、この信号変換回路の出力を前記位相比較回路
に導いて前記垂直同期信号のアクティブ区間のときの位
相比較を禁止させることを特徴とする同期信号発生回
路。
【請求項２】水平同期信号と垂直同期信号が複合され
た信号から水平同期信号と垂直同期信号を分離抽出する
回路と、前記同期信号を入力する位相比較回路、該位相比較回路
の出力に応じた発振周波数の信号を出力する電圧制御発
振器、および該電圧制御発振器の出力を分周してクロッ
ク信号を生成する第一の分周器を備え、該第一分周器の
分岐出力に基づく比較対象信号と前記同期信号との位相
比較を行うＰＬＬ回路と、を備えた同期信号発生回路に
おいて、前記ＰＬＬ回路に、前記第一分周器の分岐出力を分周す
る第二分周器および該第二分周器の出力に位相同期する
再生化水平同期信号を生成する水平同期信号再生回路を
設け、この再生化水平同期信号を前記比較対象信号とし
て前記位相比較回路に導くとともに、前記垂直同期信号
と前記再生化水平同期信号とから再生化垂直同期信号を
再生する垂直同期信号再生回路と、前記再生化垂直同期
信号を前記第二分周器の出力でリタイミングするリタイ
ミング回路とを設けたことを特徴とする同期信号発生回
路。
【請求項３】前記水平同期信号再生回路は、前記第二
分周器の出力に基づいて前記再生化水平同期信号の周期
を決定する第一計数回路と、該第二の分周器の出力に基
づいて前記水平同期信号のパルス幅を決定する第二計数
回路と、前記第一計数回路の出力をセット端子に入力す
るとともに前記第二計数回路の出力をリセット端子に入
力するセット・リセットフリップフロップ回路とを含ん
で成る請求項２記載の同期信号発生回路。
【請求項４】前記垂直同期信号再生回路は、前記再生
化水平同期信号をクロックとする複数の同期式フリップ
フロップを縦続し、初段の同期式フリップフロップに前
記垂直同期信号を入力するとともに、各段の同期式フロ
ップフロップの出力から遅延タップを引き出して該垂直
同期信号の遅延量を段階的に調整可能にしたことを特徴
とする請求項２記載の同期信号発生回路。
【請求項５】水平同期信号と垂直同期信号が複合され
た信号から水平同期信号と垂直同期信号を分離抽出する
回路と、前記同期信号を入力する位相比較回路、該位相比較回路
の出力に応じた発振周波数の信号を出力する電圧制御発
振器、および該電圧制御発振器の出力を分周してクロッ
ク信号を生成する第一分周器を備え、該第一分周器の分
岐出力に基づく比較対象信号と前記同期信号との位相比
較を行うＰＬＬ回路と、を備えた同期信号発生回路にお
いて、少なくとも二つの論理素子を直列に接続するとともに前
段の論理素子と後段の論理素子間にダミー論理素子を並
列接続して成る基本遅延素子をｎ（自然数）段接続し、
各段の出力から遅延タップを引き出した遅延回路を設
け、前記第一分周器の分岐出力を初段の基本遅延素子に
入力して該分周出力の遅延量を段階的に調整可能にした
ことを特徴とする同期信号発生回路。
【請求項６】前記第一分周器および第二分周器の分周
数、前記第一計数回路および第二計数回路の計数閾値、
前記垂直同期信号の遅延量、または前記分岐出力の遅延
量を任意に設定するパラメータ設定回路を設けたことを
特徴とする請求項２ないし５のいずれかの項記載の同期
信号発生回路。