JPH1155602A - デジタル位相合わせ装置 - Google Patents
デジタル位相合わせ装置Info
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- JPH1155602A JPH1155602A JP20692597A JP20692597A JPH1155602A JP H1155602 A JPH1155602 A JP H1155602A JP 20692597 A JP20692597 A JP 20692597A JP 20692597 A JP20692597 A JP 20692597A JP H1155602 A JPH1155602 A JP H1155602A
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- JP
- Japan
- Prior art keywords
- signal
- clock signal
- delayed clock
- delay
- delayed
- Prior art date
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- Withdrawn
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【課題】入力信号の信号特性に影響を受けることなく、
クロック信号と入力信号との位相同期を効率良く獲得す
ることができるデジタル位相合わせ装置を提供するこ
と。 【解決手段】ＯＣＲ２１から出力されるクロック信号を
順次遅延させて複数の遅延クロック信号Ｃ０〜Ｃｎを生
成し、変化点検出回路１３を用いて水平同期信号（Ｈ
Ｓ）と整合する遅延クロック信号を選択して出力信号
（ＣＫ０）を選択するとともに、微調ｄｅｌａｙ回路１
５が、遅延クロック信号（ＣＫ０）をさらに順次遅延さ
せて複数の遅延クロック信号を生成し、ロータリーディ
ップスイッチ１７のスイッチ設定に対応する遅延クロッ
ク信号をシステムクロック（ＳＣＫ）として選択する。
クロック信号と入力信号との位相同期を効率良く獲得す
ることができるデジタル位相合わせ装置を提供するこ
と。 【解決手段】ＯＣＲ２１から出力されるクロック信号を
順次遅延させて複数の遅延クロック信号Ｃ０〜Ｃｎを生
成し、変化点検出回路１３を用いて水平同期信号（Ｈ
Ｓ）と整合する遅延クロック信号を選択して出力信号
（ＣＫ０）を選択するとともに、微調ｄｅｌａｙ回路１
５が、遅延クロック信号（ＣＫ０）をさらに順次遅延さ
せて複数の遅延クロック信号を生成し、ロータリーディ
ップスイッチ１７のスイッチ設定に対応する遅延クロッ
ク信号をシステムクロック（ＳＣＫ）として選択する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、信号発生器が発生
したクロック信号の位相を入力信号の持つ位相に合わせ
るデジタル位相合わせ装置に関し、特に、入力信号の信
号特性に影響を受けることなく、クロック信号と入力信
号との位相同期を効率良く獲得することができるデジタ
ル位相合わせ装置に関する。
したクロック信号の位相を入力信号の持つ位相に合わせ
るデジタル位相合わせ装置に関し、特に、入力信号の信
号特性に影響を受けることなく、クロック信号と入力信
号との位相同期を効率良く獲得することができるデジタ
ル位相合わせ装置に関する。
【０００２】
【従来の技術】従来、水平同期信号及びアナログデータ
を外部から入力するＶＧＡ信号や、周期分離を用いて内
部で水平同期信号を求めるＮＴＳＣビデオ信号を画像デ
ータとして受信する技術が知られている。
を外部から入力するＶＧＡ信号や、周期分離を用いて内
部で水平同期信号を求めるＮＴＳＣビデオ信号を画像デ
ータとして受信する技術が知られている。
【０００３】かかる場合に、画像データを受信する受信
機では、高精度な水晶発振器を用いてクロック信号を発
生することになるが、このクロック信号は、入力信号に
適合する位相を有する必要がある。
機では、高精度な水晶発振器を用いてクロック信号を発
生することになるが、このクロック信号は、入力信号に
適合する位相を有する必要がある。
【０００４】そこで、従来では、ＰＬＬ（Phase Locked
Loop ）等を用いて受信データ信号の位相同期を確保し
ていたが、かかるＰＬＬを用いることとすると、通信チ
ャネルのビットレートの低下を招き、また大型のループ
利得安定コンデンサが必要であり、さらに多数のアナロ
グ回路が必要となるという問題がある。
Loop ）等を用いて受信データ信号の位相同期を確保し
ていたが、かかるＰＬＬを用いることとすると、通信チ
ャネルのビットレートの低下を招き、また大型のループ
利得安定コンデンサが必要であり、さらに多数のアナロ
グ回路が必要となるという問題がある。
【０００５】このため、特開平３−１５１７３７号公報
には、複数個の遅延手段を使用して複数個の遅延クロッ
ク信号を生成し、これらの遅延クロック信号を受信機入
力信号と比較して、該複数の遅延クロック信号のいずれ
が受信機入力信号と最も位相が近いかを決定するよう構
成したデジタル位相同期用の方法及び構成体が開示され
ている。
には、複数個の遅延手段を使用して複数個の遅延クロッ
ク信号を生成し、これらの遅延クロック信号を受信機入
力信号と比較して、該複数の遅延クロック信号のいずれ
が受信機入力信号と最も位相が近いかを決定するよう構
成したデジタル位相同期用の方法及び構成体が開示され
ている。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来技術を用いると、’０’又は’１’の入力信号が連続
し、入力信号に所定時間変化が生じない場合には、常に
ある決まった遅延クロック信号が選択されて、結果的に
相手側との位相同期をとれないという問題がある。
来技術を用いると、’０’又は’１’の入力信号が連続
し、入力信号に所定時間変化が生じない場合には、常に
ある決まった遅延クロック信号が選択されて、結果的に
相手側との位相同期をとれないという問題がある。
【０００７】このため、この従来技術を用いてＶＧＡ信
号やＮＴＳＣ信号を受信すると、入力信号が所定時間変
化しない場合には、入力信号とクロック信号との間で同
期ずれを起こし、正確な画像を再生することができない
こととなる。
号やＮＴＳＣ信号を受信すると、入力信号が所定時間変
化しない場合には、入力信号とクロック信号との間で同
期ずれを起こし、正確な画像を再生することができない
こととなる。
【０００８】そこで、本発明では、上記問題点を解決し
て、入力信号の信号特性に影響を受けることなく、クロ
ック信号と入力信号との位相同期を効率良く獲得するこ
とができるデジタル位相合わせ装置を提供することを目
的とする。
て、入力信号の信号特性に影響を受けることなく、クロ
ック信号と入力信号との位相同期を効率良く獲得するこ
とができるデジタル位相合わせ装置を提供することを目
的とする。
【０００９】
【課題を解決するための手段及び作用効果】上記目的を
達成するため、第１の発明は、信号発生器が発生したク
ロック信号の位相を入力信号の持つ位相に合わせるデジ
タル位相合わせ装置において、前記信号発生器が発生し
たクロック信号を順次遅延して、遅延量の異なる複数の
遅延クロック信号を発生する発生手段と、前記発生手段
が発生した複数の遅延クロック信号から、水平同期信号
の立ち下がり又は立ち上がりに変化点が対応する遅延ク
ロック信号を選択する選択手段とを具備するよう構成し
たので、下記に示す効果が得られる。
達成するため、第１の発明は、信号発生器が発生したク
ロック信号の位相を入力信号の持つ位相に合わせるデジ
タル位相合わせ装置において、前記信号発生器が発生し
たクロック信号を順次遅延して、遅延量の異なる複数の
遅延クロック信号を発生する発生手段と、前記発生手段
が発生した複数の遅延クロック信号から、水平同期信号
の立ち下がり又は立ち上がりに変化点が対応する遅延ク
ロック信号を選択する選択手段とを具備するよう構成し
たので、下記に示す効果が得られる。
【００１０】１）入力信号の信号特性に影響を受けるこ
となく、クロック信号と入力信号との位相同期を効率良
く獲得することができる。
となく、クロック信号と入力信号との位相同期を効率良
く獲得することができる。
【００１１】２）水平同期信号と常に位相同期のとれた
システムクロックを供給することができる。
システムクロックを供給することができる。
【００１２】３）水平同期信号の送出元との同期を常に
獲得することができる。
獲得することができる。
【００１３】また、第２の発明は、前記選択手段が選択
した遅延クロック信号を順次遅延して、遅延量が異なる
複数の遅延クロック信号を発生し、発生した複数の遅延
クロック信号のうち微調整操作に応答する遅延クロック
信号を選択する微調整手段をさらに具備するよう構成し
たので、選択手段が選択した遅延クロック信号の基準と
なる水平同期信号と送信元が出力するデータを生成する
クロック（ドットクロック）との間の位相誤差を解消す
ることができる。
した遅延クロック信号を順次遅延して、遅延量が異なる
複数の遅延クロック信号を発生し、発生した複数の遅延
クロック信号のうち微調整操作に応答する遅延クロック
信号を選択する微調整手段をさらに具備するよう構成し
たので、選択手段が選択した遅延クロック信号の基準と
なる水平同期信号と送信元が出力するデータを生成する
クロック（ドットクロック）との間の位相誤差を解消す
ることができる。
【００１４】また、第３の発明は、前記発生手段は、少
なくとも１以上のインバータを含む各ｄｅｌａｙに遅延
回路を用いて、クロック信号の１周期以上の遅延量を持
つ複数の遅延クロック信号を発生するよう構成したの
で、遅延に伴うデューティ比の崩れを防止することがで
きる。
なくとも１以上のインバータを含む各ｄｅｌａｙに遅延
回路を用いて、クロック信号の１周期以上の遅延量を持
つ複数の遅延クロック信号を発生するよう構成したの
で、遅延に伴うデューティ比の崩れを防止することがで
きる。
【００１５】また、第４の発明は、前記選択手段は、前
記水平同期信号の立ち下がり又は立ち上がり時の各遅延
クロック信号の状態をそれぞれ検出する複数のフリップ
フロップと、前記複数のフリップフロップが検出した検
出信号をそれぞれ受信して、前記水平同期信号の立ち下
がり又は立ち上がりに変化点が対応する変化点を有する
遅延クロック信号を検出する変化点検出手段とを具備す
るよう構成したので、水平同期信号の立ち下がり又は立
ち上がりに対応する変化点を有する遅延クロック信号を
効率良く特定することができる。
記水平同期信号の立ち下がり又は立ち上がり時の各遅延
クロック信号の状態をそれぞれ検出する複数のフリップ
フロップと、前記複数のフリップフロップが検出した検
出信号をそれぞれ受信して、前記水平同期信号の立ち下
がり又は立ち上がりに変化点が対応する変化点を有する
遅延クロック信号を検出する変化点検出手段とを具備す
るよう構成したので、水平同期信号の立ち下がり又は立
ち上がりに対応する変化点を有する遅延クロック信号を
効率良く特定することができる。
【００１６】また、第５の発明は、前記変化点検出手段
は、前記水平同期信号の立ち下がり又は立ち上がりに対
応する変化点を有する遅延クロック信号が複数存在する
場合に、遅延量がわずかに異なる遅延クロック信号を複
数選択することなく最初に検出した遅延クロック信号の
みを選択するよう構成したので、遅延クロック信号の遅
延量が１周期を越える場合であっても、遅延クロック信
号を一意に特定し、もってクロックのデューティ崩れを
防止することができる。
は、前記水平同期信号の立ち下がり又は立ち上がりに対
応する変化点を有する遅延クロック信号が複数存在する
場合に、遅延量がわずかに異なる遅延クロック信号を複
数選択することなく最初に検出した遅延クロック信号の
みを選択するよう構成したので、遅延クロック信号の遅
延量が１周期を越える場合であっても、遅延クロック信
号を一意に特定し、もってクロックのデューティ崩れを
防止することができる。
【００１７】また、第６の発明は、前記選択手段は、各
フリップフロップの出力をプルアップ又はプルダウンし
て、メタステーブル状態を排除するよう構成したので、
セットアップタイム及びホールドタイムが満たされてい
ないために、フリップフロップの出力がメタステーブル
状態になっても、強制的に出力を安定化することができ
る。
フリップフロップの出力をプルアップ又はプルダウンし
て、メタステーブル状態を排除するよう構成したので、
セットアップタイム及びホールドタイムが満たされてい
ないために、フリップフロップの出力がメタステーブル
状態になっても、強制的に出力を安定化することができ
る。
【００１８】また、第７の発明は、前記選択手段は、前
記発生手段が発生する各遅延クロック信号を各遅延クロ
ック信号に対応して設けた複数のトライステートに入力
し、前記変化点検出手段による出力信号を用いて所定の
トライステートに入力した遅延クロック信号を出力する
よう構成したので、アンド（AND）、オア（OR） のセレ
クタに対してどのトライステートからの出力を考えた場
合であっても、信号出力までの要する遅延時間を均一化
することができる。
記発生手段が発生する各遅延クロック信号を各遅延クロ
ック信号に対応して設けた複数のトライステートに入力
し、前記変化点検出手段による出力信号を用いて所定の
トライステートに入力した遅延クロック信号を出力する
よう構成したので、アンド（AND）、オア（OR） のセレ
クタに対してどのトライステートからの出力を考えた場
合であっても、信号出力までの要する遅延時間を均一化
することができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】図１は、本実施の形態に係わる位相合わせ
回路の回路構成を示す図である。
回路の回路構成を示す図である。
【００２１】図１に示す位相合わせ回路１０は、発振回
路（ＯＳＣ）２１から出力されるクロック信号を順次遅
延させて複数の遅延クロック信号Ｃ０〜Ｃｎを生成し、
変化点検出回路１３を用いて水平同期信号（ＨＳ）と整
合する遅延クロック信号を選択して出力信号（ＣＫ０）
を選択する。
路（ＯＳＣ）２１から出力されるクロック信号を順次遅
延させて複数の遅延クロック信号Ｃ０〜Ｃｎを生成し、
変化点検出回路１３を用いて水平同期信号（ＨＳ）と整
合する遅延クロック信号を選択して出力信号（ＣＫ０）
を選択する。
【００２２】そして、微調ｄｅｌａｙ回路１５が、遅延
クロック信号（ＣＫ０）をさらに順次遅延させて複数の
遅延クロック信号を生成し、ロータリーディップスイッ
チ１７のスイッチ設定に対応する遅延クロック信号をシ
ステムクロック（ＳＣＫ）として選択する。
クロック信号（ＣＫ０）をさらに順次遅延させて複数の
遅延クロック信号を生成し、ロータリーディップスイッ
チ１７のスイッチ設定に対応する遅延クロック信号をシ
ステムクロック（ＳＣＫ）として選択する。
【００２３】このように、この位相合わせ回路１０は、
単に入力信号とクロック信号の同期をとるのではなく、
水平同期信号を第１基準にして微調整を行うことにより
送信元のドットクロックと常に位相同期のとれたシステ
ムクロックを出力するものである。
単に入力信号とクロック信号の同期をとるのではなく、
水平同期信号を第１基準にして微調整を行うことにより
送信元のドットクロックと常に位相同期のとれたシステ
ムクロックを出力するものである。
【００２４】まず、この位相合わせ回路１０の具体的な
動作について説明する。
動作について説明する。
【００２５】図１に示すように、この位相合わせ回路１
０では、ＯＳＣ２１から出力されるクロック信号を分周
回路１１で１／２分周した後に、ｎ個の遅延素子（以下
「ｄｅｌａｙ」と言う。）１２ａ〜１２ｎを直列配置し
た遅延回路１２に入力する。
０では、ＯＳＣ２１から出力されるクロック信号を分周
回路１１で１／２分周した後に、ｎ個の遅延素子（以下
「ｄｅｌａｙ」と言う。）１２ａ〜１２ｎを直列配置し
た遅延回路１２に入力する。
【００２６】そして、各ｄｅｌａｙ１２ａ〜１２ｎに入
力する遅延クロック信号Ｃ０〜Ｃｎ−１を、各ｄｅｌａ
ｙに対応して設けたＤ型フリップフロップ（以下「Ｆ
Ｆ」と言う。）０〜ＦＦｎのＤ端子と、クロック信号を
選択するセレクタ１４とに出力する。
力する遅延クロック信号Ｃ０〜Ｃｎ−１を、各ｄｅｌａ
ｙに対応して設けたＤ型フリップフロップ（以下「Ｆ
Ｆ」と言う。）０〜ＦＦｎのＤ端子と、クロック信号を
選択するセレクタ１４とに出力する。
【００２７】ここで、このＦＦ０〜ＦＦｎのクロック端
子には、インバータを介して水平同期信号を入力し、Ｆ
Ｆ０〜ＦＦｎのＱ端子からの出力信号Ａ１〜Ａｎを、変
化点検出回路１３に出力する。なお、セットアップタイ
ム及びホールドタイムが保持されない場合に生ずるメタ
ステーブル状態を防止するために、各ＦＦ０〜ＦＦｎの
出力は、プルアップ又はプルダウンされている。
子には、インバータを介して水平同期信号を入力し、Ｆ
Ｆ０〜ＦＦｎのＱ端子からの出力信号Ａ１〜Ａｎを、変
化点検出回路１３に出力する。なお、セットアップタイ
ム及びホールドタイムが保持されない場合に生ずるメタ
ステーブル状態を防止するために、各ＦＦ０〜ＦＦｎの
出力は、プルアップ又はプルダウンされている。
【００２８】そして、変化点検出回路１３は、かかる信
号Ａ０〜Ａｎに基づいて後述する変化点検出処理を行
い、変化点に係わる信号Ｙ０〜Ｙｎを生成し、セレクタ
１４に出力する。
号Ａ０〜Ａｎに基づいて後述する変化点検出処理を行
い、変化点に係わる信号Ｙ０〜Ｙｎを生成し、セレクタ
１４に出力する。
【００２９】その後、セレクタ１４は、信号Ｙ０〜Ｙｎ
に基づいて遅延クロック信号Ｃ０〜Ｃｎのいずれかを選
択し、選択した信号ＣＫ０を微調ｄｅｌａｙ回路１５に
出力する。
に基づいて遅延クロック信号Ｃ０〜Ｃｎのいずれかを選
択し、選択した信号ＣＫ０を微調ｄｅｌａｙ回路１５に
出力する。
【００３０】例えば、Ｙ０が’Ｈ（HIGH）’であり、Ｙ
１〜Ｙｎが’Ｌ（LOW） ’である場合には、遅延クロッ
ク信号Ｃ０を信号ＣＫ０として選択し、Ｙ１が’Ｈ（HI
GH）’であり、Ｙ０及びＹ２〜Ｙｎが’Ｌ（LOW） ’で
ある場合には、遅延クロック信号Ｃ１を信号ＣＫ０とし
て選択する。
１〜Ｙｎが’Ｌ（LOW） ’である場合には、遅延クロッ
ク信号Ｃ０を信号ＣＫ０として選択し、Ｙ１が’Ｈ（HI
GH）’であり、Ｙ０及びＹ２〜Ｙｎが’Ｌ（LOW） ’で
ある場合には、遅延クロック信号Ｃ１を信号ＣＫ０とし
て選択する。
【００３１】次に、微調ｄｅｌａｙ回路１５は、上記遅
延回路１２と同様に遅延素子を重畳した直列回路を用い
て、ＣＫ０を順次遅延させた遅延クロック信号Ｂ０〜Ｂ
ｎをセレクタ１６に出力する。
延回路１２と同様に遅延素子を重畳した直列回路を用い
て、ＣＫ０を順次遅延させた遅延クロック信号Ｂ０〜Ｂ
ｎをセレクタ１６に出力する。
【００３２】そして、セレクタ１６では、かかる遅延ク
ロック信号Ｂ０〜Ｂｎのうち、ロータリーディップスイ
ッチ１７のスイッチ設定に対応する遅延クロック信号を
選択して、システムクロック（ＳＣＫ）として出力す
る。
ロック信号Ｂ０〜Ｂｎのうち、ロータリーディップスイ
ッチ１７のスイッチ設定に対応する遅延クロック信号を
選択して、システムクロック（ＳＣＫ）として出力す
る。
【００３３】このように、この位相合わせ回路１０で
は、水平同期を行うごとにシステムクロック信号の位相
を水平同期信号の位相に合わせるよう構成することによ
り、該水平同期信号の出力元と常に位相同期を保持でき
るようにしている。
は、水平同期を行うごとにシステムクロック信号の位相
を水平同期信号の位相に合わせるよう構成することによ
り、該水平同期信号の出力元と常に位相同期を保持でき
るようにしている。
【００３４】また、セレクタ１４が選択した信号ＣＫ０
をシステムクロックとして使用するのではなく、該信号
ＣＫ０を微調ｄｅｌａｙ回路１５で微調整するよう構成
しているので、水平同期信号と送信元のデータの変化点
のずれを解消することができる。
をシステムクロックとして使用するのではなく、該信号
ＣＫ０を微調ｄｅｌａｙ回路１５で微調整するよう構成
しているので、水平同期信号と送信元のデータの変化点
のずれを解消することができる。
【００３５】以上、本実施の形態に係わる位相合わせ回
路１０の構成について説明した。
路１０の構成について説明した。
【００３６】次に、この位相合わせ回路１０を用いた映
像受信装置について説明する。
像受信装置について説明する。
【００３７】図２は、図１に示す位相合わせ回路１０を
有する映像受信装置の一例を示す図である。
有する映像受信装置の一例を示す図である。
【００３８】同図に示すように、この映像受信装置で
は、発振器（ＯＳＣ）２１とＡ／Ｄコンバータ２３〜２
５及びＬＣＤ２７との間に図１に示す位相合わせ回路１
０を設けたため、該位相合わせ回路１０は、水平同期信
号（ＨＳ）の位相を基準として微調整用のロータリーデ
ィップスイッチをＬＣＤの画面を見ながら調整すること
によって、送信元のドットクロックと同期が保持された
システムクロック信号（ＳＣＫ）を、Ａ／Ｄコンバータ
２３〜２５及びＬＣＤ２７のクロック端子に出力するこ
とになる。
は、発振器（ＯＳＣ）２１とＡ／Ｄコンバータ２３〜２
５及びＬＣＤ２７との間に図１に示す位相合わせ回路１
０を設けたため、該位相合わせ回路１０は、水平同期信
号（ＨＳ）の位相を基準として微調整用のロータリーデ
ィップスイッチをＬＣＤの画面を見ながら調整すること
によって、送信元のドットクロックと同期が保持された
システムクロック信号（ＳＣＫ）を、Ａ／Ｄコンバータ
２３〜２５及びＬＣＤ２７のクロック端子に出力するこ
とになる。
【００３９】したがって、各Ａ／Ｄコンバータ２３〜２
５は、それぞれ水平同期信号（ＨＳ）を第１基準にして
送信元のドットクロックと位相同期が保持されたシステ
ムクロック信号（ＳＣＫ）に基づいて、アナログの映像
信号又はＶＧＡ信号のＲ成分、Ｇ成分及びＢ成分をＡ／
Ｄ変換し、変換したデジタル信号をＬＣＤ２７に出力す
ることができる。
５は、それぞれ水平同期信号（ＨＳ）を第１基準にして
送信元のドットクロックと位相同期が保持されたシステ
ムクロック信号（ＳＣＫ）に基づいて、アナログの映像
信号又はＶＧＡ信号のＲ成分、Ｇ成分及びＢ成分をＡ／
Ｄ変換し、変換したデジタル信号をＬＣＤ２７に出力す
ることができる。
【００４０】このことから、ＬＣＤ２７は、送信元のド
ットクロックと同期した位相ずれのない映像信号を獲得
できることになる。なお、かかるＬＣＤ２７には、ＨＳ
ｄｅｌａｙ回路２２及びＶＳｄｅｌａｙ回路２６を介し
て、それぞれ遅延した水平同期信号（ＨＳ）及び垂直同
期信号（ＶＳ）が入力される。
ットクロックと同期した位相ずれのない映像信号を獲得
できることになる。なお、かかるＬＣＤ２７には、ＨＳ
ｄｅｌａｙ回路２２及びＶＳｄｅｌａｙ回路２６を介し
て、それぞれ遅延した水平同期信号（ＨＳ）及び垂直同
期信号（ＶＳ）が入力される。
【００４１】図３は、図１に示す位相合わせ回路１０を
用いた映像受信装置の別の例を示す図である。
用いた映像受信装置の別の例を示す図である。
【００４２】同図に示すように、この映像受信装置で
は、図１に示す位相合わせ回路１０が、発振器（ＯＳ
Ｃ）２１と各Ａ／Ｄコンバータ２３〜２５との間に設け
られているため、コンポジットビデオ信号から周期分離
回路３１が周期分離した水平同期信号（ＨＳ）と位相同
期が保持されたシステムクロック信号（ＳＣＫ）が、各
Ａ／Ｄコンバータ２３〜２５のクロック端子に出力され
る。
は、図１に示す位相合わせ回路１０が、発振器（ＯＳ
Ｃ）２１と各Ａ／Ｄコンバータ２３〜２５との間に設け
られているため、コンポジットビデオ信号から周期分離
回路３１が周期分離した水平同期信号（ＨＳ）と位相同
期が保持されたシステムクロック信号（ＳＣＫ）が、各
Ａ／Ｄコンバータ２３〜２５のクロック端子に出力され
る。
【００４３】したがって、Ｙ／Ｃ分離回路３２がコンポ
ジットビデオ信号から分離した輝度信号（Ｙ）及び色信
号（Ｃ）が、ＲＧＢデコーダ３３によってＲＧＢ座標系
の信号ｒ、ｇ及びｂに変換されたならば、これらのｒ、
ｇ及びｂ信号は、水平同期信号（ＨＳ）と常に位相同期
のとれたシステムクロック信号に基づいて、Ｒ、Ｇ及び
Ｂ信号に変換される。
ジットビデオ信号から分離した輝度信号（Ｙ）及び色信
号（Ｃ）が、ＲＧＢデコーダ３３によってＲＧＢ座標系
の信号ｒ、ｇ及びｂに変換されたならば、これらのｒ、
ｇ及びｂ信号は、水平同期信号（ＨＳ）と常に位相同期
のとれたシステムクロック信号に基づいて、Ｒ、Ｇ及び
Ｂ信号に変換される。
【００４４】このことから、かかるコンポジットビデオ
信号を考えた場合であっても、水平同期信号を第１基準
にして送信元のドットクロックと同期した位相ずれのな
い映像信号を獲得できることになる。
信号を考えた場合であっても、水平同期信号を第１基準
にして送信元のドットクロックと同期した位相ずれのな
い映像信号を獲得できることになる。
【００４５】以上、図１に示す位相合わせ回路１０の映
像受信装置への適用例について説明した。
像受信装置への適用例について説明した。
【００４６】次に、図１に示す遅延回路１２を形成する
ｄｅｌａｙ１２ａ〜１２ｎについて具体的に説明する。
ｄｅｌａｙ１２ａ〜１２ｎについて具体的に説明する。
【００４７】図４は、図１に示す遅延回路１２を形成す
るｄｅｌａｙ１２ａの細部構成を示す図である。
るｄｅｌａｙ１２ａの細部構成を示す図である。
【００４８】図４（ａ）に示すように、このｄｅｌａｙ
１２ａは、複数のインバーターを直列に連結して構成さ
れている。
１２ａは、複数のインバーターを直列に連結して構成さ
れている。
【００４９】ここで、同図（ｂ）に示すような、バッフ
ァの連鎖４０を用いることとすると、入力クロック信号
４１の波形が出力クロック信号４２のように変形され、
そのデューティ比が崩れてしまう。このため、本実施の
形態では、かかるデューティ比の崩れを伴わないよう
に、インバーターを用いてｄｅｌａｙ１２ａを構成する
ことにより、デューティ比の崩れを、インバーター２個
でキャンセルされるようにして遅延回路１２を実現して
いる。
ァの連鎖４０を用いることとすると、入力クロック信号
４１の波形が出力クロック信号４２のように変形され、
そのデューティ比が崩れてしまう。このため、本実施の
形態では、かかるデューティ比の崩れを伴わないよう
に、インバーターを用いてｄｅｌａｙ１２ａを構成する
ことにより、デューティ比の崩れを、インバーター２個
でキャンセルされるようにして遅延回路１２を実現して
いる。
【００５０】なお、ここでは説明の便宜上、ｄｅｌａｙ
１２ａについてのみ示すこととしたが、ｄｅｌａｙ１２
ｂ〜１２ｎについても同様に構成される。ただし、各ｄ
ｅｌａｙ１２ａ〜１２ｎはそれぞれ均等なものとするこ
とが条件となる。
１２ａについてのみ示すこととしたが、ｄｅｌａｙ１２
ｂ〜１２ｎについても同様に構成される。ただし、各ｄ
ｅｌａｙ１２ａ〜１２ｎはそれぞれ均等なものとするこ
とが条件となる。
【００５１】次に、図１に示す変化点検出回路１３の具
体的な構成について説明する。
体的な構成について説明する。
【００５２】図５は、図１に示す変化点検出回路１３の
構成を示す図である。
構成を示す図である。
【００５３】同図に示す変化点検出回路１３は、ｎが１
５の場合、すなわち遅延回路１２のｄｅｌａｙが１６個
あり、各ｄｅｌａｙに奇数個のインバータを設けた場合
を示している。
５の場合、すなわち遅延回路１２のｄｅｌａｙが１６個
あり、各ｄｅｌａｙに奇数個のインバータを設けた場合
を示している。
【００５４】この変化点検出回路１３は、遅延クロック
信号Ｃ０〜Ｃｎのうち、いずれの遅延クロック信号の立
ち上がり又は立ち下がり（以下「変化点」と言う。）が
水平同期信号（ＨＳ）の立ち下がりに対応するかを検出
する回路である。
信号Ｃ０〜Ｃｎのうち、いずれの遅延クロック信号の立
ち上がり又は立ち下がり（以下「変化点」と言う。）が
水平同期信号（ＨＳ）の立ち下がりに対応するかを検出
する回路である。
【００５５】具体的には、水平同期信号（ＨＳ）の立ち
下がりが、遅延クロック信号Ｃ０の立ち上がりと遅延ク
ロック信号Ｃ１の立ち下がりとの間に位置するのか、遅
延クロック信号Ｃ１の立ち下がりと遅延クロック信号Ｃ
２の立ち上がりとの間に位置するのか、又は他のクロッ
ク信号の立ち上がり又は立ち下がりに対応するのかを検
出する。
下がりが、遅延クロック信号Ｃ０の立ち上がりと遅延ク
ロック信号Ｃ１の立ち下がりとの間に位置するのか、遅
延クロック信号Ｃ１の立ち下がりと遅延クロック信号Ｃ
２の立ち上がりとの間に位置するのか、又は他のクロッ
ク信号の立ち上がり又は立ち下がりに対応するのかを検
出する。
【００５６】ここで、本実施の形態では、水平同期信号
（ＨＳ）の立ち下がりと遅延クロック信号の変化点との
関係を「状態」として捉えることとし、具体的には、図
６（ａ）に示すように、水平同期信号（ＨＳ）の立ち下
がりが、遅延クロック信号Ｃ０の立ち上がりと遅延クロ
ック信号Ｃ１の立ち下がりとの間に位置する場合を「状
態０」と呼ぶこととする。
（ＨＳ）の立ち下がりと遅延クロック信号の変化点との
関係を「状態」として捉えることとし、具体的には、図
６（ａ）に示すように、水平同期信号（ＨＳ）の立ち下
がりが、遅延クロック信号Ｃ０の立ち上がりと遅延クロ
ック信号Ｃ１の立ち下がりとの間に位置する場合を「状
態０」と呼ぶこととする。
【００５７】また、同図（ｂ）に示すように、水平同期
信号（ＨＳ）の立ち下がりが、遅延クロック信号Ｃ１の
立ち下がりと遅延クロック信号Ｃ２の立ち上がりとの間
に位置する場合には「状態１」となり、遅延クロック信
号Ｃ１４の立ち上がりと遅延クロック信号Ｃ１５の立ち
下がりとの間に位置する場合には「状態１４」となる。
信号（ＨＳ）の立ち下がりが、遅延クロック信号Ｃ１の
立ち下がりと遅延クロック信号Ｃ２の立ち上がりとの間
に位置する場合には「状態１」となり、遅延クロック信
号Ｃ１４の立ち上がりと遅延クロック信号Ｃ１５の立ち
下がりとの間に位置する場合には「状態１４」となる。
【００５８】そして、状態０の場合には、ＦＦ０の出力
であるＡ０と、ＦＦ１の出力であるＡ１が共に’Ｈ’と
なるため、Ａ０とＡ１の論理積によって得られるＹ０
は’Ｈ’となり、ＭＡＳＫ１の出力については’Ｌ ’
となる。したがって、ＭＡＳＫ２〜４の出力も’Ｌ’と
なり、結果的にＹ４以降が全て’Ｌ’となる。
であるＡ０と、ＦＦ１の出力であるＡ１が共に’Ｈ’と
なるため、Ａ０とＡ１の論理積によって得られるＹ０
は’Ｈ’となり、ＭＡＳＫ１の出力については’Ｌ ’
となる。したがって、ＭＡＳＫ２〜４の出力も’Ｌ’と
なり、結果的にＹ４以降が全て’Ｌ’となる。
【００５９】なお、Ａ１が’Ｈ’であるからＹ１は’
Ｌ’となり、クロックパルスの周期を考え合わせると、
Ｙ２及びＹ３についても’Ｌ’となる。
Ｌ’となり、クロックパルスの周期を考え合わせると、
Ｙ２及びＹ３についても’Ｌ’となる。
【００６０】これらのことから、状態０の場合における
変化点検出回路１３の出力信号は、Ｙ０のみが’Ｈ’と
なり、Ｙ１〜Ｙ１５は’Ｌ’となる。なお、この出力信
号Ｙ０〜Ｙ１５を受け取ったセレクタ１４では、出力信
号ＣＫ０としてＣ０を選択し、微調ｄｅｌａｙ回路１５
に出力することになる。
変化点検出回路１３の出力信号は、Ｙ０のみが’Ｈ’と
なり、Ｙ１〜Ｙ１５は’Ｌ’となる。なお、この出力信
号Ｙ０〜Ｙ１５を受け取ったセレクタ１４では、出力信
号ＣＫ０としてＣ０を選択し、微調ｄｅｌａｙ回路１５
に出力することになる。
【００６１】次に、状態１の場合を考えると、Ａ１及び
Ａ２がともに’Ｌ’となるので、Ｙ０が’Ｌ’、Ｙ１
が’Ｈ’、Ｙ２が’Ｌ’、Ｙ３が’Ｌ’、Ｙ４〜Ｙ１５
が’Ｌ’となり、結果的にＹ１のみが’Ｈ’となる。
Ａ２がともに’Ｌ’となるので、Ｙ０が’Ｌ’、Ｙ１
が’Ｈ’、Ｙ２が’Ｌ’、Ｙ３が’Ｌ’、Ｙ４〜Ｙ１５
が’Ｌ’となり、結果的にＹ１のみが’Ｈ’となる。
【００６２】ところで、図６（ｃ）に示すように、水平
同期信号がクロック信号Ｃ１と同時に立ち下がる場合に
は、ＦＦ１はセットアップタイム及びホールドタイムが
満たされていないために、その出力がメタステーブル状
態となるが、該出力にはプルアップ抵抗を設けているた
め、Ａ１が’Ｈ’となり、上記状態０の場合に含まれる
ことになる。
同期信号がクロック信号Ｃ１と同時に立ち下がる場合に
は、ＦＦ１はセットアップタイム及びホールドタイムが
満たされていないために、その出力がメタステーブル状
態となるが、該出力にはプルアップ抵抗を設けているた
め、Ａ１が’Ｈ’となり、上記状態０の場合に含まれる
ことになる。
【００６３】このように、この変化点検出回路１３を用
いることにより、水平同期信号（ＨＳ）の立ち下がり
が、いずれの遅延クロック信号Ｃ０〜Ｃｎの変化点に対
応するかを検出できることになる。
いることにより、水平同期信号（ＨＳ）の立ち下がり
が、いずれの遅延クロック信号Ｃ０〜Ｃｎの変化点に対
応するかを検出できることになる。
【００６４】また、この変化点検出回路１３では、ｍａ
ｓｋ１〜４を設けることにより、クロックの遅延量が一
周期分以上あるような場合であっても、２つ以上の変化
点を検出しないよう構成している。
ｓｋ１〜４を設けることにより、クロックの遅延量が一
周期分以上あるような場合であっても、２つ以上の変化
点を検出しないよう構成している。
【００６５】なお、遅延回路１２の各ｄｅｌａｙ１２ａ
〜１２ｎに奇数個のインバーターが内在される場合に
は、Ｃ１及びＣ３のような奇数番目のクロック信号が反
転されるため、図７に示すように、セレクタ１４内にイ
ンバーターを設けることによって、クロック信号を元に
戻す必要がある。
〜１２ｎに奇数個のインバーターが内在される場合に
は、Ｃ１及びＣ３のような奇数番目のクロック信号が反
転されるため、図７に示すように、セレクタ１４内にイ
ンバーターを設けることによって、クロック信号を元に
戻す必要がある。
【００６６】ここで、このセレクタ１４は、各遅延クロ
ック信号Ｃ０〜Ｃ１５をそれぞれトライステートに入力
しておき、変化点検出回路１３からの出力信号Ｙ０〜Ｙ
１５を用いて、水平同期信号（ＨＳ）を位相同期のとれ
た遅延クロック信号を出力するよう構成されている。こ
のため、どのトライステートからの出力を考えた場合で
あっても、信号ＣＫ０を出力するまでの要する遅延時間
を均一化することができる。
ック信号Ｃ０〜Ｃ１５をそれぞれトライステートに入力
しておき、変化点検出回路１３からの出力信号Ｙ０〜Ｙ
１５を用いて、水平同期信号（ＨＳ）を位相同期のとれ
た遅延クロック信号を出力するよう構成されている。こ
のため、どのトライステートからの出力を考えた場合で
あっても、信号ＣＫ０を出力するまでの要する遅延時間
を均一化することができる。
【図１】本実施の形態に係わる位相合わせ回路の回路構
成を示す図。
成を示す図。
【図２】図１に示す位相合わせ回路を有する映像受信装
置の一例を示す図。
置の一例を示す図。
【図３】図１に示す位相合わせ回路を有する映像受信装
置の別の例を示す図。
置の別の例を示す図。
【図４】図１に示す遅延回路を形成するｄｅｌａｙの細
部構成を示す図。
部構成を示す図。
【図５】図１に示す変化点検出回路の構成を示す図。
【図６】図１に示す遅延クロック信号と水平同期信号の
立ち下がりの対応関係を示す図。
立ち下がりの対応関係を示す図。
【図７】奇数個のインバーターを用いて遅延回路を構成
した場合のセレクタの構成を示す図。
した場合のセレクタの構成を示す図。
１０…位相合わせ回路、 １１…分周回路、 １２…遅
延回路、１２ａ，１２ｂ，１２ｎ…ｄｅｌａｙ、ＦＦ
０、ＦＦ１，ＦＦｎ−１，ＦＦｎ…Ｄ型フリップフロッ
プ回路、１３…変化点検出回路、 １４，１６…セレク
タ、１５…微調ｄｅｌａｙ回路、 １７…ロータリーデ
ィップスイッチ、２１…発振器、 ２２…水平同期信号
遅延回路、２３，２４，２５…Ａ／Ｄコンバータ、２６
…垂直同期信号遅延回路、 ２７…ＬＣＤ、３１…周期
分離回路、 ３２…Ｙ／Ｃ分離回路、３３…ＲＧＢデコ
ーダ回路、 ４０…バッファ連鎖
延回路、１２ａ，１２ｂ，１２ｎ…ｄｅｌａｙ、ＦＦ
０、ＦＦ１，ＦＦｎ−１，ＦＦｎ…Ｄ型フリップフロッ
プ回路、１３…変化点検出回路、 １４，１６…セレク
タ、１５…微調ｄｅｌａｙ回路、 １７…ロータリーデ
ィップスイッチ、２１…発振器、 ２２…水平同期信号
遅延回路、２３，２４，２５…Ａ／Ｄコンバータ、２６
…垂直同期信号遅延回路、 ２７…ＬＣＤ、３１…周期
分離回路、 ３２…Ｙ／Ｃ分離回路、３３…ＲＧＢデコ
ーダ回路、 ４０…バッファ連鎖
Claims (7)
- 【請求項１】 信号発生器が発生したクロック信号の位
相を入力信号の持つ位相に合わせるデジタル位相合わせ
装置において、 前記信号発生器が発生したクロック信号を順次遅延し
て、遅延量の異なる複数の遅延クロック信号を発生する
発生手段と、 前記発生手段が発生した複数の遅延クロック信号から、
水平同期信号の立ち下がり又は立ち上がりに変化点が対
応する遅延クロック信号を選択する選択手段とを具備す
ることを特徴とするデジタル位相合わせ装置。 - 【請求項２】 前記選択手段が選択した遅延クロック信
号を順次遅延して、遅延量が異なる複数の遅延クロック
信号を発生し、発生した複数の遅延クロック信号のうち
微調整操作に応答する遅延クロック信号を選択する微調
整手段をさらに具備することを特徴とする請求項１記載
のデジタル位相合わせ装置。 - 【請求項３】 前記発生手段は、 少なくとも１以上のインバータを含む各ｄｅｌａｙに遅
延回路を用いて、クロック信号の１周期以上の遅延量を
持つ複数の遅延クロック信号を発生することを特徴とす
る請求項１記載の位相合わせ装置。 - 【請求項４】 前記選択手段は、 前記水平同期信号の立ち下がり又は立ち上がり時の各遅
延クロック信号の状態をそれぞれ検出する複数のフリッ
プフロップと、 前記複数のフリップフロップが検出した検出信号をそれ
ぞれ受信して、前記水平同期信号の立ち下がり又は立ち
上がりに変化点が対応する変化点を有する遅延クロック
信号を検出する変化点検出手段とを具備することを特徴
とする請求項１記載のデジタル位相合わせ装置。 - 【請求項５】 前記変化点検出手段は、 前記水平同期信号の立ち下がり又は立ち上がりに対応す
る変化点を有する遅延クロック信号が複数存在する場合
に、遅延量がわずかに異なる遅延クロック信号を複数選
択することなく１つの遅延クロック信号のみを検出する
ことを特徴とする請求項４記載のデジタル位相合わせ装
置。 - 【請求項６】 前記選択手段は、 各フリップフロップの出力をプルアップ又はプルダウン
して、メタステーブル状態を排除することを特徴とする
請求項４記載のデジタル位相合わせ装置。 - 【請求項７】 前記選択手段は、 前記発生手段が発生する各遅延クロック信号を各遅延ク
ロック信号に対応して設けた複数のトライステートに入
力し、前記変化点検出手段による出力信号を用いて所定
のトライステートに入力した遅延クロック信号を出力す
ることを特徴とする請求項４記載のデジタル位相合わせ
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20692597A JPH1155602A (ja) | 1997-07-31 | 1997-07-31 | デジタル位相合わせ装置 |
| US09/156,890 US6404833B1 (en) | 1997-07-31 | 1998-09-18 | Digital phase synchronizing apparatus |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20692597A JPH1155602A (ja) | 1997-07-31 | 1997-07-31 | デジタル位相合わせ装置 |
| US09/156,890 US6404833B1 (en) | 1997-07-31 | 1998-09-18 | Digital phase synchronizing apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1155602A true JPH1155602A (ja) | 1999-02-26 |
Family
ID=26515961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20692597A Withdrawn JPH1155602A (ja) | 1997-07-31 | 1997-07-31 | デジタル位相合わせ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6404833B1 (ja) |
| JP (1) | JPH1155602A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040955A (ja) * | 2009-08-10 | 2011-02-24 | Canon Inc | 電子機器、その制御方法及びプログラム |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3371831B2 (ja) * | 1998-12-07 | 2003-01-27 | 日本電気株式会社 | ビット同期方法及びその装置 |
| EP1128594A1 (en) * | 2000-02-24 | 2001-08-29 | STMicroelectronics S.r.l. | Synchronous switching circuit for data recovery |
| US7233637B2 (en) * | 2000-04-17 | 2007-06-19 | Adaptive Networks, Inc. | Wideband communication using delay line clock multiplier |
| US7439816B1 (en) | 2005-09-28 | 2008-10-21 | Cypress Semiconductor Corporation | Phase-locked loop fast lock circuit and method |
| TWI314256B (en) * | 2006-05-17 | 2009-09-01 | Realtek Semiconductor Corp | Adjusting circuit for delay circuit and method thereof |
| JP5210646B2 (ja) * | 2008-01-25 | 2013-06-12 | 株式会社アドバンテスト | 被測定信号の変化点を検出する装置、方法および試験装置 |
| TWI514775B (zh) * | 2013-07-22 | 2015-12-21 | Realtek Semiconductor Corp | 時脈邊緣偵測裝置與方法 |
| CN104345264B (zh) * | 2013-07-29 | 2018-08-28 | 瑞昱半导体股份有限公司 | 时钟脉冲边沿侦测装置与方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5022056A (en) | 1989-10-23 | 1991-06-04 | National Semiconductor Corporation | Method and structure for digital phase synchronization |
| US5533072A (en) * | 1993-11-12 | 1996-07-02 | International Business Machines Corporation | Digital phase alignment and integrated multichannel transceiver employing same |
| JPH08223147A (ja) * | 1995-02-10 | 1996-08-30 | Toshiba Corp | 同期回路 |
| JP3278546B2 (ja) * | 1995-04-28 | 2002-04-30 | 日本電気エンジニアリング株式会社 | 同期信号発生回路 |
| AU6713696A (en) * | 1995-08-01 | 1997-02-26 | Auravision Corporation | Transition aligned video synchronization system |
| JPH1028111A (ja) * | 1996-07-10 | 1998-01-27 | Oki Electric Ind Co Ltd | ビット位相同期方法およびビット位相同期回路 |
-
1997
- 1997-07-31 JP JP20692597A patent/JPH1155602A/ja not_active Withdrawn
-
1998
- 1998-09-18 US US09/156,890 patent/US6404833B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040955A (ja) * | 2009-08-10 | 2011-02-24 | Canon Inc | 電子機器、その制御方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| US6404833B1 (en) | 2002-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040507 |