JPH07321614A - 倍速信号発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は倍速信号発生回路に関し、入力信号
の位相ずれに拘らず入力信号の１／２周期で、かつ入力
信号に先行するタイミングの倍速信号を発生できること
を目的とする。 【構成】 カウンタ２０は、略同一周期の入力信号を基
準にクロック信号をカウントして上記入力信号の１／２
周期で入力信号に先行するタイミングの倍速信号を発生
する。補償回路３０，３１は、カウンタ２０のカウント
値から上記入力信号の位相ずれが所定範囲内にあり、上
記倍速信号が欠落するときに、補償パルスを生成して上
記倍速信号に混合する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は倍速信号発生回路に関
し、供給される信号の周波数を２逓倍した倍速信号を発
生する倍速信号発生回路に関する。

【０００２】例えば、インターレース方式の映像信号の
周波数ｆ_H の水平同期信号に同期したノンインターレー
ス方式の周波数２ｆ_H の水平同期信号を発生するような
場合には、倍速信号発生回路が利用される。

【０００３】

【従来の技術】図５，図７夫々は従来の倍速信号発生回
路のブロック図を示す。図５において端子１０には図６
（Ａ）に示す水平同期信号ａが入来し、端子１１には図
６（Ｂ）に示すクロック（ＣＬＫ）ｂが入来する。クロ
ックｂは色副搬送波周波数ｆ_SCの８倍の周波数である。
水平同期信号検出回路１２は水平同期信号ａの立下りを
クロックｂでサンプリングして図６（Ｃ）に示す水平同
期信号検出パルスｃを生成する。この検出パルスは周期
変動がないとすると、その周期はクロックｂの１８２０
クロック周期である。

【０００４】ドットカウンタ１３は水平同期検出パルス
ｃでゼロリセット後、クロックｂをカウントしてカウン
ト値が９１０のとき図６（Ｄ）に示すパルスｄを生成し
て出力する。論理和回路１４は上記水平同期信号検出パ
ルスｃとパルスｄとの論理和をとって図６（Ｅ）に示す
倍速信号ｅを生成し、端子１５より出力する。

【０００５】図７において図５と同一部分には同一符号
を付し、その説明を省略する。図７において、ドットカ
ウンタ２０はリングカウンタであり、カウント値９０９
の次が０であり、図８（Ｃ）に示す水平同期信号検出パ
ルスｃでゼロリセットされた後、図８（Ｂ）に示すクロ
ックｂをカウントして自走し、カウント値が０のときに
図８（Ｄ）に示すパルスｄを生成する。出力制御回路２
０は検出パルスｃの立下りでＬレベルとなり、次のパル
スｄの立下りでＨレベルとなる図８（Ｅ）に示すセレク
ト信号ｅを生成して出力セレクト回路２１に供給する。
出力セレクト回路２１はセレクト信号ｅのＬレベル時に
パルスｄを選択し、Ｈレベル時に検出パルスｃを選択し
て図８（Ｆ）に示す倍速信号ｆを生成して端子２３より
出力する。

【０００６】図８（Ａ）〜（Ｆ）は水平同期信号の周期
が、クロックｂの１８２０周期である場合の倍速ａ〜ｆ
夫々のタイミングチャートを示している。これに対し
て、ジッタにより水平同期信号ａの周期がクロックｂの
１８２０周期より大きくなった場合、信号ａ〜ｆ夫々は
図９（Ａ）〜（Ｆ）に示す如くなる。また、水平同期信
号ａの周期がクロックｂの１８２０周期より小さくなっ
た場合、信号ａ〜ｆ夫々は図１０（Ａ）〜（Ｆ）に示す
如くなる。

【０００７】

【発明が解決しようとする課題】図５及び図７の従来回
路は水平同期信号検出パルスｃを倍速信号ｅ又はｆの一
部としてそのまま出力している。このため、接続回路で
の遅れが予想される場合に、倍速信号を水平同期信号ａ
よりも所定クロック周期分だけ早めて発生する必要があ
る場合に、対応できないという問題があった。

【０００８】本発明は上記の点に鑑みなされたもので、
入力信号の位相ずれに拘らず入力信号の１／２周期で、
かつ入力信号に先行するタイミングの倍速信号を発生で
きる倍速信号発生回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】請求項１記載の発明は、
略同一周期の入力信号を基準にクロック信号をカウント
して上記入力信号の１／２周期で入力信号に先行するタ
イミングの倍速信号を発生するカウンタと、上記カウン
タのカウント値から上記入力信号の位相ずれが所定範囲
内にあり、上記倍速信号が欠落するときに、補償パルス
を生成して上記倍速信号に混合する補償回路とを有す
る。

【００１０】請求項２記載の発明では、前記補償回路
は、前記カウンタのカウント値が所定範囲の位相ずれ検
出範囲において前記入力信号が供給されると補償パルス
を生成する位相ずれ検出回路と、上記倍速信号と補償パ
ルスとの論理和演算を行ない出力する論理和回路とより
なる。

【００１１】請求項３記載の発明は、前記補償回路から
出力される倍速信号を遅延して前記入力信号と同一タイ
ミングで出力する遅延回路を有する。

【００１２】

【作用】請求項１記載の発明においては、入力信号の位
相ずれによりカウンタの発生する入力信号に先行するタ
イミングの倍速信号が欠落するとき補償パルスが生成さ
れ上記倍速信号に混合されるため、入力信号に先行する
タイミングで１／２周期の倍速信号を入力信号の位相ず
れに拘らず発生することができる。

【００１３】請求項３記載の発明においては、入力信号
に先行するタイミングの倍速信号を遅延して入力信号と
同一タイミングの倍速信号を発生することができる。

【００１４】

【実施例】図１は本発明回路の一実施例のブロック図を
示す。同図中、図５又は図７と同一部分には同一符号を
付す。図１において、端子１０には図２（Ａ）に示す水
平同期信号ａが入来し、端子１１には図２（Ｂ）に示す
クロック（ＣＬＫ）ｂが入来する。クロックｂは色副搬
送波周波数ｆ_SCの８倍の周波数である。水平同期信号検
出回路１２は水平同期信号ａの立下りをクロックｂでサ
ンプリングして図２（Ｃ）に示す水平同期信号検出パル
スｃを生成する。この検出パルスは周期変動がないとす
ると、その周期はクロックｂの１８２０クロック周期で
ある。

【００１５】ドットカウンタ２０はカウント値９０９の
次が０となるリングカウンタであり、図２（Ｃ）に示す
水平同期信号検出パルスｃの入来によりゼロリセットさ
れた後、図２（Ｂ）のクロックｂをカウントして自走
し、カウント値が９０８のとき図２（Ｄ）に示す倍速信
号ｄを生成し、論理和回路３１に供給すると共に、その
カウント値を水平同期信号位相ずれ検出回路３０に供給
する。

【００１６】水平同期信号位相ずれ検出回路３０はドッ
トカウンタ２０のカウント値が９０７から９０８までの
図２（Ｅ）にＨレベルで示す位相ずれ検出範囲内で水平
同期信号検出パルスｃが入来すると、位相ずれ検出範囲
の終了とともに補償パルスとしての位相ずれ検出パルス
ｆを生成して論理和回路３１に供給する。水平同期信号
位相ずれ検出回路３０は位相ずれ検出範囲内に検出パル
スｃが存在すると、ドットカウンタ２０はリセットされ
て倍速信号ｄが欠落するため、ドットカウンタ２０のカ
ウント値が９０８になるであろうタイミングで位相ずれ
検出パルスを生成している。図２（Ａ）に示す如く水平
同期の周期がクロックｂの１８２０周期である場合に
は、位相ずれ検出範囲内に検出パルスｃが存在すること
はないので位相ずれ検出パルスｆは生成されない。

【００１７】上記の水平同期信号位相ずれ検出回路３０
と共に補償回路を構成する論理和回路３１は、ドットカ
ウンタ２０の出力する倍速信号ｄと位相ずれ検出パルス
ｆとの論理和をとって図２（Ｇ）に示す倍速信号ｇを生
成する。この倍速信号ｇはフリップフロップ３２でクロ
ックｂによりラッチされてクロックと同期をとられ、図
２（Ｈ）に示す如く端子３４より出力される。またフリ
ップフロップ３２出力はフリップフロップ３３でクロッ
クｂによりラッチされて１クロック周期遅延され、図２
（Ｉ）に示す如く端子３５より出力される。

【００１８】ドットカウンタ２０はカウント値が９０９
のとき倍速信号ｄを生成しているため、端子３４からは
水平同期信号検出パルスｃより１クロック周期だけ先行
する倍速信号ｈが出力され、端子３５からは検出パルス
ｃと同一位相の倍速信号ｉが出力される。

【００１９】ところで、水平同期信号ａの周期がクロッ
クｂの１８２０周期より大きくなった場合、信号ａ〜ｉ
夫々は図３（Ａ）〜（Ｉ）に示す如くなる。この場合に
も図３（Ｅ）に示す位相ずれ検出範囲内に検出パルスｃ
が存在しないため位相ずれ検出パルスｆは生成されるこ
とがない。

【００２０】また、水平同期信号ａの周期がクロックｂ
の１８２０周期より小さくなった場合、信号ａ〜ｉ夫々
は図４（Ａ）〜（Ｉ）に示す如くなる。この場合は水平
同期信号ａが通常よりも速いタイミングで入来し、図４
（Ｅ）に示す位相ずれ検出範囲内に存在する。このた
め、位相ずれ検出範囲の終了直後に図４（Ｆ）に示す位
相ずれ検出パルスｆが生成され、論理和回路３１におい
て倍速信号ｄの欠落部分がこの位相ずれ検出パルスで補
償される。

【００２１】このようにドットカウンタ２０のカウント
値が例えば９０９等の所定値となったとき倍速信号ｄを
生成し、水平同期信号検出パルスｃのタイミングが倍速
信号ｄの生成直前までズレたとしても、位相ずれ検出範
囲でこの検出パルスｃから位相ずれ検出パルスｆが生成
され、倍速信号ｄとの論理和によって倍速信号ｈ，ｉ夫
々が生成されるため、倍速信号ｈを検出パルスｃより所
定クロック周期だけ先行させることができる。

【００２２】なお、水平同期信号位相ずれ検出回路３０
は位相ずれ検出範囲において検出パルスｃが入来した時
点で位相ずれ検出パルスｆを生成しても良く、上記実施
例に限定されない。

【００２３】

【発明の効果】上述の如く、請求項１記載の発明によれ
ば、入力信号の位相ずれによりカウンタの発生する入力
信号に先行するタイミングの倍速信号が欠落するとき補
償パルスが生成され上記倍速信号に混合されるため、入
力信号に先行するタイミングで１／２周期の倍速信号を
入力信号の位相ずれに拘らず発生することができる。

【００２４】また、請求項３記載の発明によれば、入力
信号に先行するタイミングの倍速信号を遅延して入力信
号と同一タイミングの倍速信号を発生することができ、
実用上きわめて有用である。

【図面の簡単な説明】

【図１】本発明回路のブロック図である。

【図２】図１の回路の信号タイミングチャートである。

【図３】図１の回路の信号タイミングチャートである。

【図４】図１の回路の信号タイミングチャートである。

【図５】従来回路のブロック図である。

【図６】図５の回路の信号タイミングチャートである。

【図７】従来回路のブロック図である。

【図８】図７の回路の信号タイミングチャートである。

【図９】図７の回路の信号タイミングチャートである。

【図１０】図７の回路の信号タイミングチャートであ
る。

【符号の説明】

１２ 水平同期信号検出回路 ２０ ドットカウンタ ３０ 水平同期信号ズレ検出回路 ３１ 論理和回路 ３２，３３ フリップフロップ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 略同一周期の入力信号を基準にクロック
   信号をカウントして上記入力信号の１／２周期で入力信
   号に先行するタイミングの倍速信号を発生するカウンタ
   （２０）と、 上記カウンタ（２０）のカウント値から上記入力信号の
   位相ずれが所定範囲内にあり、上記倍速信号が欠落する
   ときに、補償パルスを生成して上記倍速信号に混合する
   補償回路（３０，３１）とを有することを特徴とする倍
   速信号発生回路。
2. 【請求項２】 前記補償回路（３０，３１）は、 前記カウンタ（２０）のカウント値が所定範囲の位相ず
   れ検出範囲において前記入力信号が供給されると補償パ
   ルスを生成する位相ずれ検出回路（３０）と、 上記倍速信号と補償パルスとの論理和演算を行ない出力
   する論理和回路（３１）とよりなることを特徴とする請
   求項１記載の倍速信号発生回路。
3. 【請求項３】 前記補償回路（３０，３１）から出力さ
   れる倍速信号を遅延して前記入力信号と同一タイミング
   で出力する遅延回路（３２，３３）を有することを特徴
   とする請求項１記載の倍速信号発生回路。