JPH04227391A - 直交する出力クロックを持つデジタルテレビジョン信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、直交する出力クロック
を持つデジタルテレビジョン信号処理回路に関する。

【０００２】

【従来の技術】デジタルテレビジョン信号処理回路にお
いて、サンプリングシステムを構成する基本的に異なる
３つの可能性がある。

【０００３】（ａ）ラインロックされたシステムにおい
て、スクリーンと呼ばれる全画像ラインのサンプル化さ
れた画素は正確に垂直なラインに沿って１つが他のもの
の下に位置するように配列される。

【０００４】（ｂ）カラーサブキャリア周波数の４倍の
周波数にロックされたシステムのようなカラーキャリア
ロックシステムにおいて、サンプルされた画素は一般に
１つが他のものの下に位置するように位置される。良く
知られているように、これはカラーサブキャリア周波数
と水平周波数との間のノンインテグラルインターリーブ
関係およびＰＡＬカラーテレビジョン標準方式でずらさ
れた２５Ｈｚの周波数の結果である。

【０００５】（ｃ）別の可能なサンプリングシステムは
ラインおよびカラーキャリアのどちらにもロックされな
い非同期クロックによって構成される。

【０００６】デジタル化および再変換は一般に同じクロ
ック率で、また例えば種々のフリッカー減少技術におけ
るある環境下における係数２または４だけ異なるクロッ
ク率で行われる。

【０００７】例えば多次元フィルタアルゴリズムを含む
技術のような画像強化技術は、処理されるべきビデオ信
号が直交するようにサンプルされることを必要とする。 これはスクリーンと呼ばれる異なるラインまたは画像の
サンプル値が正確に垂直なラインに沿って１つが他のも
のの下に配置されなければならないことを意味する。シ
ステム（ａ）において、この要求はサンプリングによっ
て満足される。（ｂ）および（ｃ）において、直交する
サンプリングパターンに対してデータを補正するビデオ
信号の補間が行われなければならない。これはスキュー
フィルタにより実行される。データ補間のパラメータは
画像ラインロックされたサンプリングクロックと実際の
サンプリングクロックとの間の位相差である。位相差は
第１の位相ロックループでデジタル的に決定され、スキ
ュー値として送られる。

【０００８】

【発明が解決しようとする課題】デジタル化および再変
換が同じサンプリング率で行われる場合、ビデオデータ
の直交する構造はレシプロ的なスキュー動作によりそれ
らの元の位相位置にデータを数学的に保存することによ
ってフィルタ後に反転されなければならない。

【０００９】アナログおよびデジタルテレビジョン信号
処理回路の両者において、水平同期化は２つの位相ロー
クループにより得られる（＝ＰＬＬ１およびＰＬＬ２）
。第１の位相ロックループＰＬＬ１は、処理されるべき
複合カラー信号と全く同じであるが位相ジッタがないラ
イン周波数を持つ水平基準クロックｈｒを発生する。ビ
デオレコーダの動作中、２×１０−６秒までの位相変形
が発生する。第２の位相ロックループＰＬＬ２の関数は
例えば部品の特性、ライン電圧または温度の変化にかか
わらず管上の照明スポットの正確な位置を維持すること
である。水平出力段は乱調とのインターフェイスに応答
する共振回路として構成されている。

【００１０】第２の位相ロックループＰＬＬ２において
位相シフタを介して複合カラー信号の位相エラーを補償
するために一般的に使用される方法は、この制御装置が
そこで疑似信号を発生し、乱調または短絡を生じさせる
という欠点を有する。

【００１１】これは一方で特にビデオレコーダにおける
ビデオ信号源の位相変化が新しい位相に水平出力段を適
合させるためにできるだけ速く偏向回路に伝達されなけ
ればならないという問題を生じさせる。これは、２つの
位相ロックループＰＬＬ１およびＰＬＬ２の緊密な結合
を必要とする。他方において、ビデオ信号源の雑音成分
はできるだけ抑制されなければならず、これは同期パル
スの瞬間的な位相に対して水平出力段をゆるく結合する
ことによって支持される。

【００１２】したがって、本発明の目的はビデオ信号源
と画像再生とをできるだけ完全に分離させることであり
、再生クロックがデジタル化クロックと無関係にライン
ロックされることである。

【００１３】

【課題を解決するための手段】本発明の基本概念は、補
間により供給された複合カラー信号の全体的な位相エラ
ーおよび種々の信号遅延を補償することである。ジッタ
を発生させ、例えば高い画像コントラストの結果として
水平偏向電圧におけるディップによる水平出力段の高周
波数位相エラーは偏向側ではなく信号側で補正される。 補正はビデオ信号の付加的な可変遅延によって行われる
。これは、遅延がフライバック信号によって制御される
ため補償を表わし、この信号遅延のための制御ループは
ない。

【００１４】温度効果による水平出力段の低周波数位相
エラーは、自動システムとして動作し、可能な限り独立
的で周波数を安定させられた水平出力段位相ロックルー
プＰＬＬ２の位相制御装置により補正される。ソースか
らの偏向は遅くされ、これはゆるい結合を表す。デジタ
ル化および再生クロックと呼ばれるデータの結合阻止お
よび遅延は、デジタルクロックと同期して書込まれ、再
生クロックと同期して読取られる二重ポート読取り／書
込みメモリにおいて行われる。

【００１５】以下、添付図面を参照して本発明を詳細に
説明する。

【００１６】

【実施例】図１において、複合カラー信号Ｆはデジタル
化のためにアナログデシタル変換器ａｄに供給される。 デジタルクロックは第１のクロック信号ｔ１　であり、
これは第１の可変周波数発振器ｏ１　から入来する。そ
の周波数は例えばカラーサブキャリア周波数の４倍であ
り、これは簡単な方法でカラーキャリアループから得ら
れる。図１において、これは第１の発振器ｏ１　の制御
入力が第１のローパスフィルタｔｐ１　を介してカラー
デコーダｃｄに接続されることにより示される。デジタ
ルクロックｔ１　はまた固定周波数の非同期クロックで
あってもよい。

【００１７】カラーデコーダｃｄの出力は２つのカラー
信号Ｕ，Ｖおよび輝度信号Ｙであり、これはスキューフ
ィルタｓｆおよび可調節遅延装置ｇから構成された直交
フィルタｒｆのデータ入力に供給される。

【００１８】複合カラー信号Ｆの各位相を決定するため
に、アナログデジタル変換器ａｄの出力は第１の位相ロ
ックループＰＬＬ１　の入力に結合される。水平同期パ
ルス分離段ｓｓは水平同期パルスを抽出して第１の位相
比較器ｐ１の１入力にそれを供給し、その他方の入力に
は第２の可変周波数発振器ｏ２から出力信号を供給され
る。この発振器ｏ２　の制御入力は第２のローパスフィ
ルタｔｐ２　を介して第１の位相比較器ｐ１　の出力に
接続され、それによって第１の位相ロックループが完成
される。

【００１９】この位相ロックループの動作のために、そ
れが純粋にデジタル的であるか、または混合されたデジ
タル／アナログ設計であるかは関係ない。しかしながら
、フィルタされた位相比較器の値が第１の位相ロックル
ープＰＬＬ１　の外側のデジタル値としてアクセス可能
であることが必要であり、低いオーダーのビットｌはス
キュー値ｓｋとしてスキューフィルタｓｆの制御入力に
供給される。位相比較信号の高いオーダービットｍは、
可調節遅延装置ｇの入力に例えば第１のアドレス発生器
ａ１　のような制御装置を介して供給される。高いオー
ダービットｍにより位相比較器信号のサンプリング期間
Ｔの倍数Ｎが定められる。低いオーダーのビットｌすな
わちスキュー値ｓｋは、図２に示された第１のクロック
信号ｔ１　によって決定されるサンプリングパターンに
関する基準ｔｒの時間遅延を分数的に限定する。

【００２０】サンプリング期間の倍数Ｎにより、制御装
置ａ１　は可調節遅延装置ｇの遅延を調節する。後者は
例えば第１のクロック信号ｔ１　によって制御され、少
なくとも補正されるべき最大期間の倍数Ｎの２倍に等し
い多数の段を持つシフトレジスタであってもよい。補正
されるべき期間倍数Ｎに応じて、書込まれるべきデータ
ワードは、基準アドレスからカウントされたときに早く
または遅くＮ個のシフトレジスタ段に書込まれるため、
遅相または進相がそれぞれ補償される。このようにして
直交フィルタｒｆの後のデータの直交性が実現される。

【００２１】直交フィルタｒｆにおける可調節遅延装置
ｇは、複合カラー信号Ｆがサンプリング期間Ｔより大き
い位相ジャンプを含む場合にのみ必要である。それは通
常ビデオレコーダ動作中の場合である。偏移がサンプリ
ング期間Ｔより小さいことが保証された場合、可調節遅
延装置ｇは不必要である。

【００２２】画像信号処理が図１に示された信号プロセ
ッサｓｐにおいて行なわれない場合、直交フィルタｒｆ
の出力信号は二重ポート読取り／書込みメモリｒのデー
タ入力に直接供給される。他方、直交フィルタの出力は
、例えばマルチディメンションフィルタアルゴリズムが
構成される任意の信号プロセッサｓｐにおける信号処理
用のデータインターフェイスとしての使用に特に適して
いる。この直交データインターフェイスはまた付加的な
ビデオ信号源から直交データＹ´，Ｕ´，Ｖ´を供給す
るのに適している。

【００２３】第１および第２のクロック信号ｔ１　およ
びｔ２　に依存したデータの結合阻止および遅延は、書
込みクロックおよび読取りクロックがそれぞれ第１のク
ロック信号ｔ１　および第２のクロック信号ｔ２　であ
る二重ポート読取り／書込みメモリｒにおいて実行され
る。このメモリｒは、書込みアドレスレジスタａ２　お
よび読取りアドレスレジスタａ３　によってそれぞれ決
定される書込みおよび読取りアドレスを持つ二重ポート
ランダムアクセスメモリとして構成される。書込みおよ
び読取りアドレスレジスタａ２，ａ３　のスタートアド
レスはそれぞれ水平基準クロックｈｒおよびフライバッ
クパルスｆｌから生じたフライバック信号ｆｌ´によっ
てトリガーされる。

【００２４】二重ポート読取り／書込みメモリｒはまた
ＦＩＦＯメモリとして構成されてもよい。その場合、書
込みアドレス発生器ａ２　は水平基準クロックｈｒと同
期されたスタートアドレスを持つ書込みポインタを生成
する。読取りアドレスレジスタａ３　は、フライバック
信号ｆｌ´と同期されるスタートアドレスを持つ読取り
ポインタを発生する。ＦＩＦＯメモリは、少なくとも最
大の可能な位相偏移を補償するために必要な数の画像デ
ータを蓄積することができなければならない。必要以上
の全画像ラインが蓄積された場合、アドレス制御装置は
特に簡単になる。

【００２５】二重ポート読取り／書込みメモリｒの出力
は、デジタルアナログ変換器ｄａにおいて再変換された
後、画像生成用のアナログＲ，Ｇ，Ｂ信号として利用で
きる出力信号を持つデジタルカラーマトリクスｍｘを形
成する。デジタルカラーマトリクスｍｘおよびデジタル
アナログ変換器ｔａは共に第２のクロック信号ｔ２　に
よって制御される。

【００２６】第２の位相ロックループＰＬＬ２　におい
て、第２の位相比較器ｐ２　、第３のローパスフィルタ
ｔｐ３　、第３のロック発振器ｏ３　、周波数デバイダ
ｆｔおよび水平パルスＨ用の出力パルス成形器が縦列接
続される。第３のローパスフィルタｔｐ３　のより低い
カットオフ周波数のために、周波数および位相制御シス
テムは前の段に弱く結合されるに過ぎない。

【００２７】良く知られているように、スクリーン上の
輝度スポット用の基準位相はフライバックパルスと電圧
基準との交差によって決定される。電圧基準は、通常例
えば２．５　Ｖの信号処理回路の供給範囲（例えば０乃
至５Ｖ）にある電圧値である。それは、この電圧範囲に
あるパスバンド特性を持つリミタｂによって得られる（
図１）。リミタｂの出力は方形波フライバック信号ｆｌ
´であり、その一端縁は基準量が電子的に評価されるこ
とができるスクリーン上の輝度スポットの位置に対する
基準量として機能する。

【００２８】フライバック信号ｆｌ´は第２の位相比較
器ｐ２　の１つの入力に供給され、その他方の入力は水
平基準クロックｈｒを供給される。フライバックパルス
ｆｌの位相および水平基準クロックｈｒ、したがって非
常に低い周波数で複合カラー信号Ｆに第２の位相ロック
ループＰＬＬ２　をロックするためには、第２の位相比
較器ｐ２　は、例えば０．０１Ｈｚ以下の非常に低いカ
ットオフ周波数を持つ第３のローパスフィルタｔｐ３　
によって後続される。したがって、第３のロックされた
発振器ｏ３　はフライバックパルスｆｌおよび複合カラ
ー信号Ｆの非常に低い周波数変化だけに続く。したがっ
て、第２の位相ロックループＰＬＬ２　はほぼ自動的に
ランし、水平出力段の低周波の周波数および位相偏移だ
けを補償しなければならない。

【００２９】第２のクロック信号ｔ２　が第１のクロッ
ク信号ｔ１　と同じ周波数を有するために、第２のクロ
ック信号ｔ２　はクロック位相シフタｄｔによって第１
のクロック信号ｔ１　から生じる。このようなクロック
位相シフタは、例えば欧州特許第１８１９５２　号明細
書に記載されている。このような装置において、第１の
クロック信号は第１のクロック信号ｔ１　の期間ににほ
ぼ等しい全体的な遅延を持つを持つ一連の遅延段に入る
。全ての遅延段のタップは、それらにフライバック信号
ｆｌ´を供給することによってロックされる関連したロ
ック段に接続される。したがって、個々の段のロックさ
れた状況は第１のクロック信号ｔ１　とフライバック信
号ｆｌ´との間の位相関係に依存している。蓄積された
位相値は、要求される遅延段の数を限定する“１”の状
態を持つサーモメータコードとしてロック段から得るこ
とができる。第１のクロック信号ｔ１　を遅延するため
にサーモメータコードを形成するためにも使用された遅
延段が有効に利用される。

【００３０】図２は水平同期パルスｓｙおよび分離レベ
ルｓｔに関するスキュー値ｓｋの決定を概略的に示す。 各サンプル値ｔ１　において、スキュー値ｓｋ´はゼロ
である。距離を増加することによりそれは次のサンプル
値まで直線的に上に増加する。分離レベルｓｔと水平同
期パルスｓｙの交差は、全てのビデオデータが参照され
なければならない送信された複合カラー信号Ｆの一時的
および局部的な基準値ｔｒを限定する。スキュー値ｓｋ
は例えば交差点の前および後に位置されたデジタル化さ
れたサンプル値から、或は同期パルス全体および分離さ
れたゾーンを平均化することによって数学的に決定され
る。

【００３１】図３の左側において、水平同期パルスおよ
び異なる位相エラーを持つ４つの画像ラインが概略的に
縦方向に示されている。全てのラインが位相補正されず
に示された場合、画像内容はラインからラインへ大きい
水平変化を呈する。位相エラーを補償するために平均時
間基準値ｔｒ´、例えば図１における水平基準クロック
ｈｒは第１の位相ロックループＰＬＬ１　によって形成
される。この平均基準値ｔｒ´から、スキュー値ｓｋお
よびサンプリング値Ｔの可能な整数倍Ｎから構成された
各位相エラーが決定される。この位相エラーｐｆ２　は
第２のラインに対して示される。

【００３２】直交フィルタｒｆにおける位相補正の結果
として、全ての後続ラインは可調節遅延装置ｇおよび後
続するメモリ装置において直交するように整列され、信
号プロセッサｓｐを含み、全て垂直に整列された画像デ
ータは同一または垂直に整列されたメモリレジスタｒ０
　乃至ｒ３　における次の信号処理に利用できる。異な
るビデオラインは正しい、いわゆる図３の右側の状態で
ある。

【００３３】図４は、第１のクロック信号ｔ１　に関し
てフライバック信号ｆｌ´の位相シフトにしたがって第
２のクロック信号ｔ２　を位相シフトを制御するクロッ
ク位相シフタｄｔの動作を概略的に示す。

【図面の簡単な説明】

【図１】本発明によるデジタルテレビジョン信号処理回
路のブロック図。

【図２】スキュー値の決定の概略図。

【図３】複合カラー信号の４つのラインの概略図。

【図４】第１および第２のクロック信号とフライバック
信号との間の位相関係図。

Claims (9)

【特許請求の範囲】
1. 【請求項１】　　サンプリングクロックによってデジタ
   ル化され、第１のクロック信号が、水平パルスを発生す
   る第１および第２の位相ロックループと、スキュー値に
   よって輝度およびカラー信号値Ｙ，Ｕ，Ｖの純粋にデー
   タ関連位相補正のためのスキューフィルタとを含み、大
   きい位相差を補正する可調節遅延装置と共にスキューフ
   ィルタが直交フィルタを形成し、第１の位相ロックルー
   プのフィルタされた位相差値がスキュー値を形成する低
   いオーダーのビツトと、整数の倍数Ｎのサンプリング期
   間を形成し、前記倍数Ｎが制御装置を介して可調節遅延
   装置の遅延を調節する高いオーダーのビツトとを持つ２
   つの範囲に分割される複合カラー信号用のデジタルテレ
   ビジョン信号処理回路において、直交フィルタの出力が
   書込みアドレス発生器によって発生される書込みアドレ
   スと、第１の位相ロックループ中に形成される水平基準
   クロックによってトリガーされるスタートアドレスとを
   持つ二重ポート読取り／書込みメモリのデータ入力に結
   合され、第１のクロック信号が書込みクロックとして機
   能し、クロック位相シフタにより第１のクロック信号か
   ら導出された第２のクロック信号が二重ポート読取り／
   書込みメモリ用の読取りクロックとして機能し、クロッ
   ク位相シフタの制御入力はフライバックパルスにより第
   ２のクロック信号を同期するフライバック信号を供給さ
   れ、二重ポート読取り／書込みメモリの読取りアドレス
   はフライバック信号によりトリガーされるスタートアド
   レスを持つ読取りアドレス発生器によって発生され、第
   ２の位相ロックループはシステムが水平基準クロックに
   ゆるく結合され、フライバック信号の一時的な位置にし
   たがって水平パルスの位相を補正するたロックされた発
   振器を具備した周波数および位相制御システムを具備し
   ていることを特徴とする回路。
2. 【請求項２】　　二重ポート読取り／書込みメモリおよ
   びまたは可調節遅延装置がランダムアクセス固体状態メ
   モリ装置により構成され、書込み機能および読取り機能
   が二重ポート制御装置（二重ポートＲＡＭ）によって互
   いに分離されることを特徴とする請求項１記載の回路。
3. 【請求項３】　　可調節遅延装置は第１のクロック信号
   によって制御され、少なくとも補正されるべきジッタさ
   れた複合カラー信号の最大数の倍数Ｎのサンプリング期
   間の２倍に等しい段数を持つシフトレジスタであり、可
   調節遅延装置用の制御装置が基準アドレスからカウント
   されたときに補正されるべき正または負の期間倍数Ｎに
   応じて早くまたは遅くＮ個のシフトレジスタ段にデータ
   ワードをそれぞれ書込ませる第１のアドレス発生器であ
   ることを特徴とする請求項１記載の回路。
4. 【請求項４】　　二重ポート読取り／書込みメモリは、
   少なくとも補償されるべき位相のずれの時間に対してデ
   ータを蓄積するＦＩＦＯ（ファーストインファーストア
   ウト）メモリであることを特徴とする請求項１記載の回
   路。
5. 【請求項５】　　二重ポート読取り／書込みメモリがテ
   レビジョンラインのデータを蓄積するＦＩＦＯメモリで
   あり、書込みアドレス発生器は水平基準クロックにより
   同期されるスタートアドレスを持つ書込みポインタとし
   て機能し、読取りアドレス発生器がフライバック信号に
   より同期される読取りポインタとして機能することを特
   徴とする請求項１記載の回路。
6. 【請求項６】　　直交フィルタの出力は直交データイン
   ターフェイスとして機能することを特徴とする請求項１
   記載の回路。
7. 【請求項７】　　少なくとも１つのビデオ信号源から直
   交する輝度およびカラー信号を処理する信号プロセッサ
   が直交フィルタと二重ポート読取り／書込みメモリとの
   間に配置されることを特徴とする請求項６記載の回路。
8. 【請求項８】　　１サンプリング期間より小さい最大位
   相ジッタ値を持つ複合カラー信号に対して、直交フィル
   タはスキューフィルタだけを含み、可調節遅延装置を含
   まないことを特徴とする請求項１記載の回路。
9. 【請求項９】　　第１の位相ロックループにおける可変
   周波数発振器および、または第２の位相ロックループに
   おけるロック発振器は、周期的にオーバーフローする累
   算器であるタイミング装置を持つデジタル発振器である
   ことを特徴とする請求項１記載の回路。