JP3105287B2 - 直交する出力クロックを持つデジタルテレビジョン信号処理回路 - Google Patents

直交する出力クロックを持つデジタルテレビジョン信号処理回路

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JP3105287B2 JP03100438A JP10043891A JP3105287B2 JP 3105287 B2 JP3105287 B2 JP 3105287B2 JP 03100438 A JP03100438 A JP 03100438A JP 10043891 A JP10043891 A JP 10043891A JP 3105287 B2 JP3105287 B2 JP 3105287B2
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  • Signal Processing (AREA)
  • Processing Of Color Television Signals (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、直交する出力クロック
を持つデジタルテレビジョン信号処理回路に関する。
【０００２】
【従来の技術】デジタルテレビジョン信号処理回路にお
いて、サンプリングシステムを構成する基本的に異なる
３つの可能性がある。
【０００３】（ａ）ラインロックされたシステムにおい
て、スクリーンと呼ばれる全画像ラインのサンプル化さ
れた画素は正確に垂直なラインに沿って１つが他のもの
の下に位置するように配列される。
【０００４】（ｂ）カラーサブキャリア周波数の４倍の
周波数にロックされたシステムのようなカラーキャリア
ロックシステムにおいて、サンプルされた画素は一般に
１つが他のものの下に位置するように位置される。良く
知られているように、これはカラーサブキャリア周波数
と水平周波数との間のノンインテグラルインターリーブ
関係およびＰＡＬカラーテレビジョン標準方式でずらさ
れた25Ｈｚの周波数の結果である。
【０００５】（ｃ）別の可能なサンプリングシステムは
ラインおよびカラーキャリアのどちらにもロックされな
い非同期クロックによって構成される。
【０００６】デジタル化および再変換は一般に同じクロ
ック率で、また例えば種々のフリッカー減少技術におけ
るある環境下における係数２または４だけ異なるクロッ
ク率で行われる。
【０００７】例えば多次元フィルタアルゴリズムを含む
技術のような画像強化技術は、処理されるべきビデオ信
号が直交するようにサンプルされることを必要とする。
これはスクリーンと呼ばれる異なるラインまたは画像の
サンプル値が正確に垂直なラインに沿って１つが他のも
のの下に配置されなければならないことを意味する。シ
ステム（ａ）において、この要求はサンプリングによっ
て満足される。（ｂ）および（ｃ）において、直交する
サンプリングパターンに対してデータを補正するビデオ
信号の補間が行われなければならない。これはスキュー
フィルタにより実行される。データ補間のパラメータは
画像ラインロックされたサンプリングクロックと実際の
サンプリングクロックとの間の位相差である。位相差は
第１の位相ロックループでデジタル的に決定され、スキ
ュー値として送られる。
【０００８】
【発明が解決しようとする課題】デジタル化および再変
換が同じサンプリング率で行われる場合、ビデオデータ
の直交する構造はレシプロ的なスキュー動作によりそれ
らの元の位相位置にデータを数学的に保存することによ
ってフィルタ後に反転されなければならない。
【０００９】アナログおよびデジタルテレビジョン信号
処理回路の両者において、水平同期化は２つの位相ロー
クループにより得られる（＝ＰＬＬ１およびＰＬＬ
２）。第１の位相ロックループＰＬＬ１は、処理される
べき複合カラー信号と全く同じであるが位相ジッタがな
いライン周波数を持つ水平基準クロックｈｒを発生す
る。ビデオレコーダの動作中、２×10-6秒までの位相変
形が発生する。第２の位相ロックループＰＬＬ２の関数
は例えば部品の特性、ライン電圧または温度の変化にか
かわらず管上の照明スポットの正確な位置を維持するこ
とである。水平出力段は乱調とのインターフェイスに応
答する共振回路として構成されている。
【００１０】第２の位相ロックループＰＬＬ２において
位相シフタを介して複合カラー信号の位相エラーを補償
するために一般的に使用される方法は、この制御装置が
そこで疑似信号を発生し、乱調または短絡を生じさせる
という欠点を有する。
【００１１】これは一方で特にビデオレコーダにおける
ビデオ信号源の位相変化が新しい位相に水平出力段を適
合させるためにできるだけ速く偏向回路に伝達されなけ
ればならないという問題を生じさせる。これは、２つの
位相ロックループＰＬＬ１およびＰＬＬ２の緊密な結合
を必要とする。他方において、ビデオ信号源の雑音成分
はできるだけ抑制されなければならず、これは同期パル
スの瞬間的な位相に対して水平出力段をゆるく結合する
ことによって支持される。
【００１２】したがって、本発明の目的はビデオ信号源
と画像再生とをできるだけ完全に分離させることであ
り、再生クロックがデジタル化クロックと無関係にライ
ンロックされることである。
【００１３】
【課題を解決するための手段】本発明の基本概念は、補
間により供給された複合カラー信号の全体的な位相エラ
ーおよび種々の信号遅延を補償することである。ジッタ
を発生させ、例えば高い画像コントラストの結果として
水平偏向電圧におけるディップによる水平出力段の高周
波数位相エラーは偏向側ではなく信号側で補正される。
補正はビデオ信号の付加的な可変遅延によって行われ
る。これは、遅延がフライバック信号によって制御され
るため補償を表わし、この信号遅延のための制御ループ
はない。
【００１４】温度効果による水平出力段の低周波数位相
エラーは、自動システムとして動作し、可能な限り独立
的で周波数を安定させられた水平出力段位相ロックルー
プＰＬＬ２の位相制御装置により補正される。ソースか
らの偏向は遅くされ、これはゆるい結合を表す。デジタ
ル化および再生クロックと呼ばれるデータの結合阻止お
よび遅延は、デジタルクロックと同期して書込まれ、再
生クロックと同期して読取られる二重ポート読取り／書
込みメモリにおいて行われる。
【００１５】以下、添付図面を参照して本発明を詳細に
説明する。
【００１６】
【実施例】図１において、複合カラー信号Ｆはデジタル
化のためにアナログデシタル変換器ａｄに供給される。
デジタルクロックは第１のクロック信号ｔ1 であり、こ
れは第１の可変周波数発振器ｏ1 から入来する。その周
波数は例えばカラーサブキャリア周波数の４倍であり、
これは簡単な方法でカラーキャリアループから得られ
る。図１において、これは第１の発振器ｏ1 の制御入力
が第１のローパスフィルタｔｐ1 を介してカラーデコー
ダｃｄに接続されることにより示される。デジタルクロ
ックｔ1 はまた固定周波数の非同期クロックであっても
よい。
【００１７】カラーデコーダｃｄの出力は２つのカラー
信号Ｕ，Ｖおよび輝度信号Ｙであり、これはスキューフ
ィルタｓｆおよび可調節遅延装置ｇから構成された直交
フィルタｒｆのデータ入力に供給される。
【００１８】複合カラー信号Ｆの各位相を決定するため
に、アナログデジタル変換器ａｄの出力は第１の位相ロ
ックループＰＬＬ1 の入力に結合される。水平同期パル
ス分離段ｓｓは水平同期パルスを抽出して第１の位相比
較器ｐ1の１入力にそれを供給し、その他方の入力には
第２の可変周波数発振器ｏ2から出力信号を供給され
る。この発振器ｏ2 の制御入力は第２のローパスフィル
タｔｐ2 を介して第１の位相比較器ｐ1 の出力に接続さ
れ、それによって第１の位相ロックループが完成され
る。
【００１９】この位相ロックループの動作のために、そ
れが純粋にデジタル的であるか、または混合されたデジ
タル／アナログ設計であるかは関係ない。しかしなが
ら、フィルタされた位相比較器の値が第１の位相ロック
ループＰＬＬ1 の外側のデジタル値としてアクセス可能
であることが必要であり、低いオーダーのビットｌはス
キュー値ｓｋとしてスキューフィルタｓｆの制御入力に
供給される。位相比較信号の高いオーダービットｍは、
可調節遅延装置ｇの入力に例えば第１のアドレス発生器
ａ1 のような制御装置を介して供給される。高いオーダ
ービットｍにより位相比較器信号のサンプリング期間Ｔ
の倍数Ｎが定められる。低いオーダーのビットｌすなわ
ちスキュー値ｓｋは、図２に示された第１のクロック信
号ｔ1 によって決定されるサンプリングパターンに関す
る基準ｔｒの時間遅延を分数的に限定する。
【００２０】サンプリング期間の倍数Ｎにより、制御装
置ａ1 は可調節遅延装置ｇの遅延を調節する。後者は例
えば第１のクロック信号ｔ1 によって制御され、少なく
とも補正されるべき最大期間の倍数Ｎの２倍に等しい多
数の段を持つシフトレジスタであってもよい。補正され
るべき期間倍数Ｎに応じて、書込まれるべきデータワー
ドは、基準アドレスからカウントされたときに早くまた
は遅くＮ個のシフトレジスタ段に書込まれるため、遅相
または進相がそれぞれ補償される。このようにして直交
フィルタｒｆの後のデータの直交性が実現される。
【００２１】直交フィルタｒｆにおける可調節遅延装置
ｇは、複合カラー信号Ｆがサンプリング期間Ｔより大き
い位相ジャンプを含む場合にのみ必要である。それは通
常ビデオレコーダ動作中の場合である。偏移がサンプリ
ング期間Ｔより小さいことが保証された場合、可調節遅
延装置ｇは不必要である。
【００２２】画像信号処理が図１に示された信号プロセ
ッサｓｐにおいて行なわれない場合、直交フィルタｒｆ
の出力信号は二重ポート読取り／書込みメモリｒのデー
タ入力に直接供給される。他方、直交フィルタの出力
は、例えばマルチディメンションフィルタアルゴリズム
が構成される任意の信号プロセッサｓｐにおける信号処
理用のデータインターフェイスとしての使用に特に適し
ている。この直交データインターフェイスはまた付加的
なビデオ信号源から直交データＹ´，Ｕ´，Ｖ´を供給
するのに適している。
【００２３】第１および第２のクロック信号ｔ1 および
ｔ2 に依存したデータの結合阻止および遅延は、書込み
クロックおよび読取りクロックがそれぞれ第１のクロッ
ク信号ｔ1 および第２のクロック信号ｔ2 である二重ポ
ート読取り／書込みメモリｒにおいて実行される。この
メモリｒは、書込みアドレスレジスタａ2 および読取り
アドレスレジスタａ3 によってそれぞれ決定される書込
みおよび読取りアドレスを持つ二重ポートランダムアク
セスメモリとして構成される。書込みおよび読取りアド
レスレジスタａ2，ａ3 のスタートアドレスはそれぞれ
水平基準クロックｈｒおよびフライバックパルスｆｌか
ら生じたフライバック信号ｆｌ´によってトリガーされ
る。
【００２４】二重ポート読取り／書込みメモリｒはまた
ＦＩＦＯメモリとして構成されてもよい。その場合、書
込みアドレス発生器ａ2 は水平基準クロックｈｒと同期
されたスタートアドレスを持つ書込みポインタを生成す
る。読取りアドレスレジスタａ3 は、フライバック信号
ｆｌ´と同期されるスタートアドレスを持つ読取りポイ
ンタを発生する。ＦＩＦＯメモリは、少なくとも最大の
可能な位相偏移を補償するために必要な数の画像データ
を蓄積することができなければならない。必要以上の全
画像ラインが蓄積された場合、アドレス制御装置は特に
簡単になる。
【００２５】二重ポート読取り／書込みメモリｒの出力
は、デジタルアナログ変換器ｄａにおいて再変換された
後、画像生成用のアナログＲ，Ｇ，Ｂ信号として利用で
きる出力信号を持つデジタルカラーマトリクスｍｘを形
成する。デジタルカラーマトリクスｍｘおよびデジタル
アナログ変換器ｔａは共に第２のクロック信号ｔ2 によ
って制御される。
【００２６】第２の位相ロックループＰＬＬ2 におい
て、第２の位相比較器ｐ2 、第３のローパスフィルタｔ
ｐ3 、第３のロック発振器ｏ3 、周波数デバイダｆｔお
よび水平パルスＨ用の出力パルス成形器が縦列接続され
る。第３のローパスフィルタｔｐ3 のより低いカットオ
フ周波数のために、周波数および位相制御システムは前
の段に弱く結合されるに過ぎない。
【００２７】良く知られているように、スクリーン上の
輝度スポット用の基準位相はフライバックパルスと電圧
基準との交差によって決定される。電圧基準は、通常例
えば2.5 Ｖの信号処理回路の供給範囲（例えば０乃至５
Ｖ）にある電圧値である。それは、この電圧範囲にある
パスバンド特性を持つリミタｂによって得られる（図
１）。リミタｂの出力は方形波フライバック信号ｆｌ´
であり、その一端縁は基準量が電子的に評価されること
ができるスクリーン上の輝度スポットの位置に対する基
準量として機能する。
【００２８】フライバック信号ｆｌ´は第２の位相比較
器ｐ2 の１つの入力に供給され、その他方の入力は水平
基準クロックｈｒを供給される。フライバックパルスｆ
ｌの位相および水平基準クロックｈｒ、したがって非常
に低い周波数で複合カラー信号Ｆに第２の位相ロックル
ープＰＬＬ2 をロックするためには、第２の位相比較器
ｐ2 は、例えば0.01Ｈｚ以下の非常に低いカットオフ周
波数を持つ第３のローパスフィルタｔｐ3 によって後続
される。したがって、第３のロックされた発振器ｏ3 は
フライバックパルスｆｌおよび複合カラー信号Ｆの非常
に低い周波数変化だけに続く。したがって、第２の位相
ロックループＰＬＬ2 はほぼ自動的にランし、水平出力
段の低周波の周波数および位相偏移だけを補償しなけれ
ばならない。
【００２９】第２のクロック信号ｔ2 が第１のクロック
信号ｔ1 と同じ周波数を有するために、第２のクロック
信号ｔ2 はクロック位相シフタｄｔによって第１のクロ
ック信号ｔ1 から生じる。このようなクロック位相シフ
タは、例えば欧州特許第181952 号明細書に記載されて
いる。このような装置において、第１のクロック信号は
第１のクロック信号ｔ1 の期間ににほぼ等しい全体的な
遅延を持つを持つ一連の遅延段に入る。全ての遅延段の
タップは、それらにフライバック信号ｆｌ´を供給する
ことによってロックされる関連したロック段に接続され
る。したがって、個々の段のロックされた状況は第１の
クロック信号ｔ1 とフライバック信号ｆｌ´との間の位
相関係に依存している。蓄積された位相値は、要求され
る遅延段の数を限定する“１”の状態を持つサーモメー
タコードとしてロック段から得ることができる。第１の
クロック信号ｔ1 を遅延するためにサーモメータコード
を形成するためにも使用された遅延段が有効に利用され
る。
【００３０】図２は水平同期パルスｓｙおよび分離レベ
ルｓｔに関するスキュー値ｓｋの決定を概略的に示す。
各サンプル値ｔ1 において、スキュー値ｓｋ´はゼロで
ある。距離を増加することによりそれは次のサンプル値
まで直線的に上に増加する。分離レベルｓｔと水平同期
パルスｓｙの交差は、全てのビデオデータが参照されな
ければならない送信された複合カラー信号Ｆの一時的お
よび局部的な基準値ｔｒを限定する。スキュー値ｓｋは
例えば交差点の前および後に位置されたデジタル化され
たサンプル値から、或は同期パルス全体および分離され
たゾーンを平均化することによって数学的に決定され
る。
【００３１】図３の左側において、水平同期パルスおよ
び異なる位相エラーを持つ４つの画像ラインが概略的に
縦方向に示されている。全てのラインが位相補正されず
に示された場合、画像内容はラインからラインへ大きい
水平変化を呈する。位相エラーを補償するために平均時
間基準値ｔｒ´、例えば図１における水平基準クロック
ｈｒは第１の位相ロックループＰＬＬ1 によって形成さ
れる。この平均基準値ｔｒ´から、スキュー値ｓｋおよ
びサンプリング値Ｔの可能な整数倍Ｎから構成された各
位相エラーが決定される。この位相エラーｐｆ2 は第２
のラインに対して示される。
【００３２】直交フィルタｒｆにおける位相補正の結果
として、全ての後続ラインは可調節遅延装置ｇおよび後
続するメモリ装置において直交するように整列され、信
号プロセッサｓｐを含み、全て垂直に整列された画像デ
ータは同一または垂直に整列されたメモリレジスタｒ0
乃至ｒ3 における次の信号処理に利用できる。異なるビ
デオラインは正しい、いわゆる図３の右側の状態であ
る。
【００３３】図４は、第１のクロック信号ｔ1 に関して
フライバック信号ｆｌ´の位相シフトにしたがって第２
のクロック信号ｔ2 を位相シフトを制御するクロック位
相シフタｄｔの動作を概略的に示す。
【図面の簡単な説明】
【図１】本発明によるデジタルテレビジョン信号処理回
路のブロック図。
【図２】スキュー値の決定の概略図。
【図３】複合カラー信号の４つのラインの概略図。
【図４】第１および第２のクロック信号とフライバック
信号との間の位相関係図。
フロントページの続き (56)参考文献 特開 昭57−79784（ＪＰ，Ａ) 特開 昭60−21683（ＪＰ，Ａ) 特開 昭60−79895（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 9/44 - 9/78 H04N 5/04

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 サンプリングクロックによってデジタル
    化され、第１のクロック信号が、水平パルスを発生する
    第１および第２の位相ロックループと、スキュー値によ
    って輝度およびカラー信号値Ｙ，Ｕ，Ｖの純粋にデータ
    関連位相補正のためのスキューフィルタとを含み、大き
    い位相差を補正する可調節遅延装置と共にスキューフィ
    ルタが直交フィルタを形成し、第１の位相ロックループ
    のフィルタされた位相差値がスキュー値を形成する低い
    オーダーのビツトと、整数の倍数Ｎのサンプリング期間
    を形成し、前記倍数Ｎが制御装置を介して可調節遅延装
    置の遅延を調節する高いオーダーのビツトとを持つ２つ
    の範囲に分割される複合カラー信号用のデジタルテレビ
    ジョン信号処理回路において、直交フィルタの出力が書
    込みアドレス発生器によって発生される書込みアドレス
    と、第１の位相ロックループ中に形成される水平基準ク
    ロックによってトリガーされるスタートアドレスとを持
    つ二重ポート読取り／書込みメモリのデータ入力に結合
    され、第１のクロック信号が書込みクロックとして機能
    し、クロック位相シフタにより第１のクロック信号から
    導出された第２のクロック信号が二重ポート読取り／書
    込みメモリ用の読取りクロックとして機能し、クロック
    位相シフタの制御入力はフライバックパルスにより第２
    のクロック信号を同期するフライバック信号を供給さ
    れ、二重ポート読取り／書込みメモリの読取りアドレス
    はフライバック信号によりトリガーされるスタートアド
    レスを持つ読取りアドレス発生器によって発生され、第
    ２の位相ロックループはシステムが水平基準クロックに
    ゆるく結合され、フライバック信号の一時的な位置にし
    たがって水平パルスの位相を補正するたロックされた発
    振器を具備した周波数および位相制御システムを具備し
    ていることを特徴とする回路。
  2. 【請求項２】 二重ポート読取り／書込みメモリおよび
    または可調節遅延装置がランダムアクセス固体状態メモ
    リ装置により構成され、書込み機能および読取り機能が
    二重ポート制御装置（二重ポートＲＡＭ）によって互い
    に分離されることを特徴とする請求項１記載の回路。
  3. 【請求項３】 可調節遅延装置は第１のクロック信号に
    よって制御され、少なくとも補正されるべきジッタされ
    た複合カラー信号の最大数の倍数Ｎのサンプリング期間
    の２倍に等しい段数を持つシフトレジスタであり、可調
    節遅延装置用の制御装置が基準アドレスからカウントさ
    れたときに補正されるべき正または負の期間倍数Ｎに応
    じて早くまたは遅くＮ個のシフトレジスタ段にデータワ
    ードをそれぞれ書込ませる第１のアドレス発生器である
    ことを特徴とする請求項１記載の回路。
  4. 【請求項４】 二重ポート読取り／書込みメモリは、少
    なくとも補償されるべき位相のずれの時間に対してデー
    タを蓄積するＦＩＦＯ（ファーストインファーストアウ
    ト）メモリであることを特徴とする請求項１記載の回
    路。
  5. 【請求項５】 二重ポート読取り／書込みメモリがテレ
    ビジョンラインのデータを蓄積するＦＩＦＯメモリであ
    り、書込みアドレス発生器は水平基準クロックにより同
    期されるスタートアドレスを持つ書込みポインタとして
    機能し、読取りアドレス発生器がフライバック信号によ
    り同期される読取りポインタとして機能することを特徴
    とする請求項１記載の回路。
  6. 【請求項６】 直交フィルタの出力は直交データインタ
    ーフェイスとして機能することを特徴とする請求項１記
    載の回路。
  7. 【請求項７】 少なくとも１つのビデオ信号源から直交
    する輝度およびカラー信号を処理する信号プロセッサが
    直交フィルタと二重ポート読取り／書込みメモリとの間
    に配置されることを特徴とする請求項６記載の回路。
  8. 【請求項８】 １サンプリング期間より小さい最大位相
    ジッタ値を持つ複合カラー信号に対して、直交フィルタ
    はスキューフィルタだけを含み、可調節遅延装置を含ま
    ないことを特徴とする請求項１記載の回路。
  9. 【請求項９】 第１の位相ロックループにおける可変周
    波数発振器および、または第２の位相ロックループにお
    けるロック発振器は、周期的にオーバーフローする累算
    器であるタイミング装置を持つデジタル発振器であるこ
    とを特徴とする請求項１記載の回路。
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