JPH02166496A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH02166496A JPH02166496A JP63322715A JP32271588A JPH02166496A JP H02166496 A JPH02166496 A JP H02166496A JP 63322715 A JP63322715 A JP 63322715A JP 32271588 A JP32271588 A JP 32271588A JP H02166496 A JPH02166496 A JP H02166496A
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- JP
- Japan
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- circuit
- output
- signal
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- generating circuit
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- 230000004044 response Effects 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 abstract description 13
- 238000000926 separation method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は例えばコンピュータグラフィック（ＣＧ）シス
テム、ＣＡＤシステム等における映像信号に含まれる水
平同期信号に同期したパルスを発生するパルス発生回路
に関する。
テム、ＣＡＤシステム等における映像信号に含まれる水
平同期信号に同期したパルスを発生するパルス発生回路
に関する。
ＣＧシステムやＣＡＤシステムにおける映像信号は、Ｎ
ＴＳＣ，ＰＡＬ等の通常のテレビジョン方式における映
像信号より解像度が高い、そこでこれらの映像信号に対
応した画像を紙等にプリントすることにより高品位の画
像が得られる。
ＴＳＣ，ＰＡＬ等の通常のテレビジョン方式における映
像信号より解像度が高い、そこでこれらの映像信号に対
応した画像を紙等にプリントすることにより高品位の画
像が得られる。
ところでこのような映像信号に対応した画像を紙等にプ
リントするには、映像信号をメモリに一旦記憶させる必
要がある。そしてメモリに映像信号を書き込み、また再
生するには、映像信号に含まれる水平同期信号に同期し
た、水平同期信号より高い周波数のパルスが必要となる
。
リントするには、映像信号をメモリに一旦記憶させる必
要がある。そしてメモリに映像信号を書き込み、また再
生するには、映像信号に含まれる水平同期信号に同期し
た、水平同期信号より高い周波数のパルスが必要となる
。
従来このパルスを生成するのにＰＬＬ回路を用いていた
。
。
しかしながらＣＧシステムやＣＡＤシステムの映像信号
の垂直帰線区間には水平同期信号が存在しない、仮りに
垂直帰線区間内に信号が存在していたとしても、その信
号は水平同期信号に同期していない、その結果ＰＬＬ回
路の動作が垂直帰線区間において乱れ、水平同期信号に
同期したパルスを安定して発生することが困難であった
。
の垂直帰線区間には水平同期信号が存在しない、仮りに
垂直帰線区間内に信号が存在していたとしても、その信
号は水平同期信号に同期していない、その結果ＰＬＬ回
路の動作が垂直帰線区間において乱れ、水平同期信号に
同期したパルスを安定して発生することが困難であった
。
本発明は斯かる状況に鑑みなされたもので、水平同期信
号に同期したパルスを安定して発生することができるよ
うにするものである。
号に同期したパルスを安定して発生することができるよ
うにするものである。
本発明のパルス発生回路は、入力される映像信号に含ま
れる水平同期信号に対応した信号を発生する第１の発生
回路と、入力される映像信号に含まれる垂直同期信号に
対応した信号を発生する第２の発生回路と、第１の発生
回路の出力が一方の端子に入力される位相比較回路と１
位相比較回路の出力を平滑するローパスフィルタと、ロ
ーパスフィルタの出力に対応したパルスを発生する電圧
制御発振器と、電圧制御発振器の出力を分周し、位相比
較回路に出力する第１の計数回路とを備えるＰＬＬ回路
と、第１の計数回路又は第１の発生回路の出力の計数値
に対応して位相比較回路の動作を制御する制御信号を発
生する第３の発生回路とを備える。
れる水平同期信号に対応した信号を発生する第１の発生
回路と、入力される映像信号に含まれる垂直同期信号に
対応した信号を発生する第２の発生回路と、第１の発生
回路の出力が一方の端子に入力される位相比較回路と１
位相比較回路の出力を平滑するローパスフィルタと、ロ
ーパスフィルタの出力に対応したパルスを発生する電圧
制御発振器と、電圧制御発振器の出力を分周し、位相比
較回路に出力する第１の計数回路とを備えるＰＬＬ回路
と、第１の計数回路又は第１の発生回路の出力の計数値
に対応して位相比較回路の動作を制御する制御信号を発
生する第３の発生回路とを備える。
ＰＬＬ回路は第１の発生回路が発生する水平同期信号に
同期したパルスを発生する。第３の発生回路は例えば１
フイールドの期間に発生される水平同期信号の計数値が
所定値に達したとき（垂直帰線区間が到来したとき）制
御信号を発生し１位相比較回路の動作を停止させる。
同期したパルスを発生する。第３の発生回路は例えば１
フイールドの期間に発生される水平同期信号の計数値が
所定値に達したとき（垂直帰線区間が到来したとき）制
御信号を発生し１位相比較回路の動作を停止させる。
従って垂直帰線区間内の映像信号の状態に拘らず、水平
同期信号に同期したパルスを安定して発生させることが
可能になる。
同期信号に同期したパルスを安定して発生させることが
可能になる。
第１図は本発明のパルス発生回路のブロック図である。
同図において１は同期信号分離回路であり、端子８を介
してＣＧシステム、ＣＡＤシステム等より入力される映
像信号（例えばＧ（ＧＲＥＥＮ）信号）から同期信号を
分離する。同期信号分離回路１の出力は水平同期発生回
路２と垂直同期発生回路３に供給されている。水平同期
発生回路２の出力は位相比較回路４１の一方の入力に供
給されている０位相比較回路４１はローパスフィルタ（
直流増幅器）４２、電圧制御発振ＩＩ（ＶＣＯ）４３゜
計数回路４４とともに、ＰＬＬ回路４を構成している。
してＣＧシステム、ＣＡＤシステム等より入力される映
像信号（例えばＧ（ＧＲＥＥＮ）信号）から同期信号を
分離する。同期信号分離回路１の出力は水平同期発生回
路２と垂直同期発生回路３に供給されている。水平同期
発生回路２の出力は位相比較回路４１の一方の入力に供
給されている０位相比較回路４１はローパスフィルタ（
直流増幅器）４２、電圧制御発振ＩＩ（ＶＣＯ）４３゜
計数回路４４とともに、ＰＬＬ回路４を構成している。
計数回路４４の出力は位相比較回路４１の他方の入力と
計数回路５に供給されている。計数回路５の出力は演算
回路としてのマイクロプロセッサ（ＣＰ Ｕ） ６に入
力され、マイクロプロセッサ６の出力がゲートパルス発
生回路７に供給されている。
計数回路５に供給されている。計数回路５の出力は演算
回路としてのマイクロプロセッサ（ＣＰ Ｕ） ６に入
力され、マイクロプロセッサ６の出力がゲートパルス発
生回路７に供給されている。
しかして第２図を参照してその動作を説明する。
同期信号分離回路１は入力された映像信号から同期信号
（第２図Ａ）を分離する。水平同期発生回路２は分離さ
れた同期信号の立ち下がりエツジに同期して水平同期パ
ルス（第２図Ｂ）を発生する。この水平同期パルスは位
相比較回路４１の一方の入力に供給される０位相比較回
路４１の他方の入力には分周回路としての計数回路４４
の出力が供給されている０位相比較回路４１は面入力の
位相差を検出し、その位相差に対応した誤差信号を出力
する。この誤差信号はローパスフィルタ４２により平滑
された後、電圧制御発振器４３に入力される。その結果
電圧制御発振器４３は誤差信号に対応した周波数と位相
のパルスを発生する。このパルスは計数回路４４に入力
され、１／Ｎに分周される。この分周された信号（第２
図Ｃ）は入力された水平同期信号に同期した同一の周波
数の信号となるので、結局ＰＬＬ回路４を構成する電圧
制御発振器４３より入力映像信号の水平同期信号に同期
しかつそのＮ倍の周波数のパルスが発生される。
（第２図Ａ）を分離する。水平同期発生回路２は分離さ
れた同期信号の立ち下がりエツジに同期して水平同期パ
ルス（第２図Ｂ）を発生する。この水平同期パルスは位
相比較回路４１の一方の入力に供給される０位相比較回
路４１の他方の入力には分周回路としての計数回路４４
の出力が供給されている０位相比較回路４１は面入力の
位相差を検出し、その位相差に対応した誤差信号を出力
する。この誤差信号はローパスフィルタ４２により平滑
された後、電圧制御発振器４３に入力される。その結果
電圧制御発振器４３は誤差信号に対応した周波数と位相
のパルスを発生する。このパルスは計数回路４４に入力
され、１／Ｎに分周される。この分周された信号（第２
図Ｃ）は入力された水平同期信号に同期した同一の周波
数の信号となるので、結局ＰＬＬ回路４を構成する電圧
制御発振器４３より入力映像信号の水平同期信号に同期
しかつそのＮ倍の周波数のパルスが発生される。
このパルスが端子９より所定の回路（例えばメモリの駆
動回路）に出力される。
動回路）に出力される。
計数回路４４の出力（水平同期発生回路２の出力でもよ
い）は計数回路５に入力される。計数回路５は計数回路
４４より入力されるパルス（第２図Ｃ）の数を計数する
。
い）は計数回路５に入力される。計数回路５は計数回路
４４より入力されるパルス（第２図Ｃ）の数を計数する
。
一方垂直同期発生回路３は、同期信号分離回路１から分
離入力される同期信号（第２図Ａ）に含まれる垂直同期
信号に対応して、垂直同期信号より若干遅延した信号（
第２図Ｅ）を発生し、計数回路５に供給している。計数
回路５は例えば垂直同期発生回路３から入力される信号
（第２図Ｅ）の立ち上がりエツジで計数値を一旦リセッ
トした後、再び計数を開始する。すなわち計数回路５は
１フイールドの期間における水平同期信号（ライン）の
数を計数していることになる。
離入力される同期信号（第２図Ａ）に含まれる垂直同期
信号に対応して、垂直同期信号より若干遅延した信号（
第２図Ｅ）を発生し、計数回路５に供給している。計数
回路５は例えば垂直同期発生回路３から入力される信号
（第２図Ｅ）の立ち上がりエツジで計数値を一旦リセッ
トした後、再び計数を開始する。すなわち計数回路５は
１フイールドの期間における水平同期信号（ライン）の
数を計数していることになる。
マイクロプロセッサ６には計数回路５を介して。
種々のデータが入力されている。このデータには計数回
路５の計数値の他、垂直同期発生回路３が出力する垂直
同期信号（第２図Ｅ）や計数回路４４が出力する信号（
第２図Ｃ）が含まれている。マイクロプロセッサ６はこ
れらのデータから入力映像信号の１フイールドの水平同
期信号の数、垂直帰線区間の長さ等を演算、検出する。
路５の計数値の他、垂直同期発生回路３が出力する垂直
同期信号（第２図Ｅ）や計数回路４４が出力する信号（
第２図Ｃ）が含まれている。マイクロプロセッサ６はこ
れらのデータから入力映像信号の１フイールドの水平同
期信号の数、垂直帰線区間の長さ等を演算、検出する。
そしてこの演算結果に対応して計数回路４４を制御し、
その分周比１／Ｎを所定の値に設定させる。
その分周比１／Ｎを所定の値に設定させる。
またゲートパルス発生回路７は計数回路を包含しており
、垂直同期発生回路３の出力（第２図Ｅ）の立ち上がり
エツジにより計数値を一旦クリアした後、計数回路４４
の出力（第２図Ｃ）を計数する動作を繰り返している。
、垂直同期発生回路３の出力（第２図Ｅ）の立ち上がり
エツジにより計数値を一旦クリアした後、計数回路４４
の出力（第２図Ｃ）を計数する動作を繰り返している。
ゲートパルス発生回路７はその計数値がマイクロプロセ
ッサ６より入力される所定値に達したとき、さらに所定
の数（実施例の場合４個であるが、この数も入力データ
から自動的に演算される）が計数される迄の間、計数回
路４４の出力の立ち下がりエツジに同期したタイミング
でゲートパルス（制御信号）を出力する（第２図Ｄ）、
このゲートパルスの時間はその間に垂直同期信号（及び
ＰＬＬ回路４を動作させるのに不適当な信号）が到来す
るように設定されている６位相比較回路４１はゲートパ
ルスが入力されている期間動作を停止するとともに、ゲ
ートパルス発生直前（又は直後）の出力レベルをゲート
パルス終了時所定のレベル（位相誤差が存在しないとき
のレベル）になるように徐々に減衰させる。従って端子
８に入力される映像信号の垂直帰線区間内に、水平同期
信号に同期しない信号が挿入されていたとしても１位相
比較回路４１の出力はこれに影響されず、ＰＬＬ回路４
は広い帯域にわたって安定した発振動作を継続する。
ッサ６より入力される所定値に達したとき、さらに所定
の数（実施例の場合４個であるが、この数も入力データ
から自動的に演算される）が計数される迄の間、計数回
路４４の出力の立ち下がりエツジに同期したタイミング
でゲートパルス（制御信号）を出力する（第２図Ｄ）、
このゲートパルスの時間はその間に垂直同期信号（及び
ＰＬＬ回路４を動作させるのに不適当な信号）が到来す
るように設定されている６位相比較回路４１はゲートパ
ルスが入力されている期間動作を停止するとともに、ゲ
ートパルス発生直前（又は直後）の出力レベルをゲート
パルス終了時所定のレベル（位相誤差が存在しないとき
のレベル）になるように徐々に減衰させる。従って端子
８に入力される映像信号の垂直帰線区間内に、水平同期
信号に同期しない信号が挿入されていたとしても１位相
比較回路４１の出力はこれに影響されず、ＰＬＬ回路４
は広い帯域にわたって安定した発振動作を継続する。
尚以上においてはゲートパルス発生回路７に計数回路を
内蔵させるようにしたが、これは計数回路５又はマイク
ロプロセッサ６に代用させることも可能である。
内蔵させるようにしたが、これは計数回路５又はマイク
ロプロセッサ６に代用させることも可能である。
以上の如く本発明によれば、垂直帰線区間においてはＰ
ＬＬ回路を構成する位相比較回路の動作を停止させるよ
うにしたので、垂直帰線区間内の映像信号の状態に拘ら
ず、水平同期信号に同期したパルスを安定して発生させ
ることができる。
ＬＬ回路を構成する位相比較回路の動作を停止させるよ
うにしたので、垂直帰線区間内の映像信号の状態に拘ら
ず、水平同期信号に同期したパルスを安定して発生させ
ることができる。
第１図は本発明のパルス発生回路のブロック図。
第２図はそのタイミングチャートである。
ｌ・・・同期信号分離回路
２・・・水平同期発生回路
３・・・垂直同期発生回路
４・・・ＰＬＬ回路
５・・・計数回路
６・・・マイクロプロセッサ
７・・・ゲートパルス発生回路
８．９・・・端子
４１・・・位相比較回路
４２・・・ローパスフィルタ
４３・・・電圧制御発振器
４４ ・
・計数回路
以上
Claims (5)
- （１）入力される映像信号に含まれる水平同期信号に対
応した信号を発生する第１の発生回路と、入力される映
像信号に含まれる垂直同期信号に対応した信号を発生す
る第２の発生回路と、第１の発生回路の出力が一方の端
子に入力される位相比較回路と、位相比較回路の出力を
平滑するローパスフィルタと、ローパスフィルタの出力
に対応したパルスを発生する電圧制御発振器と、電圧制
御発振器の出力を分周し、位相比較回路に出力する第１
の計数回路とを備えるＰＬＬ回路と、第１の計数回路又
は第１の発生回路の出力の計数値に対応して位相比較回
路の動作を制御する制御信号を発生する第３の発生回路
とを備えるパルス発生回路。 - （２）前記第３の発生回路は前記第１の計数回路又は第
１の発生回路の出力を計数する計数回路を内蔵する請求
項１のパルス発生回路。 - （３）前記第１の計数回路又は第１の発生回路の出力を
計数する第２の計数回路と、前記第２の計数回路の出力
を演算して前記第３の発生回路を制御する信号を生成す
る演算回路をさらに備える請求項１又は２のパルス発生
回路。 - （４）前記演算回路は前記第１の計数回路の分周比を制
御する請求項３のパルス発生回路。 - （５）前記位相比較回路は、前記制御信号が入力された
ときの出力レベルを、前記制御信号が終了するとき所定
のレベルになるように、徐々に減衰させる請求項１乃至
４のいずれかのパルス発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322715A JPH071423B2 (ja) | 1988-12-20 | 1988-12-20 | パルス発生回路 |
| US07/446,145 US5019907A (en) | 1988-12-20 | 1989-12-05 | Pulse generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322715A JPH071423B2 (ja) | 1988-12-20 | 1988-12-20 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02166496A true JPH02166496A (ja) | 1990-06-27 |
| JPH071423B2 JPH071423B2 (ja) | 1995-01-11 |
Family
ID=18146813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63322715A Expired - Lifetime JPH071423B2 (ja) | 1988-12-20 | 1988-12-20 | パルス発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5019907A (ja) |
| JP (1) | JPH071423B2 (ja) |
Cited By (2)
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| JPH05227450A (ja) * | 1992-02-14 | 1993-09-03 | Toko Inc | 同期回路 |
| JPH08149332A (ja) * | 1994-11-25 | 1996-06-07 | Nec Corp | シンク・リゼネレ−タおよびそれを用いた表示システム |
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| DE4129843C2 (de) * | 1991-09-09 | 1993-11-11 | Woehrle Bernd | Verfahren und Vorrichtung zur Steuerimpulsaufbereitung bei Videosignalen |
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| FR2740288B1 (fr) * | 1995-10-20 | 1997-12-05 | Sgs Thomson Microelectronics | Circuit de synchronisation |
| KR100391580B1 (ko) * | 1997-07-12 | 2003-10-22 | 삼성전자주식회사 | 복합신호의수직동기신호생성장치 |
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-
1988
- 1988-12-20 JP JP63322715A patent/JPH071423B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-05 US US07/446,145 patent/US5019907A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH071423B2 (ja) | 1995-01-11 |
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