JPH05130448A - 水平ａｆｃ回路 - Google Patents
水平ａｆｃ回路Info
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- JPH05130448A JPH05130448A JP3313504A JP31350491A JPH05130448A JP H05130448 A JPH05130448 A JP H05130448A JP 3313504 A JP3313504 A JP 3313504A JP 31350491 A JP31350491 A JP 31350491A JP H05130448 A JPH05130448 A JP H05130448A
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- 230000010355 oscillation Effects 0.000 claims abstract description 27
- 238000003708 edge detection Methods 0.000 claims abstract description 20
- 230000004069 differentiation Effects 0.000 abstract 1
- 230000036039 immunity Effects 0.000 abstract 1
- 238000000926 separation method Methods 0.000 description 3
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- 230000007257 malfunction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
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- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
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Abstract
(57)【要約】
【目的】 ＡＦＣの追従性と耐ノイズ性の両方を満足さ
せる。 【構成】 ウインドウ発生回路４から第１ＡＦＣ回路２
よりの時定数の長いＡＦＣ出力によるウインドウ出力を
発生し、エッジ検出回路５にてウインドウ出力を同期微
分する。第２ＡＦＣ回路３よりの時定数の短いＡＦＣ出
力は、通常状態ではウインドウ範囲にあり、ＤＦＦ８と
ＡＮＤ回路７の出力が入力されるＯＲ回路１０よりの水
平発振出力は、第２ＡＦＣ回路３のＡＦＣ出力に応じた
ものとなる。また、第２ＡＦＣ回路３のＡＦＣ出力がウ
インドウ範囲にないときは、ＯＲ回路１０の出力はエッ
ジ検出回路５よりのエッジ出力に応じたものとなる。
せる。 【構成】 ウインドウ発生回路４から第１ＡＦＣ回路２
よりの時定数の長いＡＦＣ出力によるウインドウ出力を
発生し、エッジ検出回路５にてウインドウ出力を同期微
分する。第２ＡＦＣ回路３よりの時定数の短いＡＦＣ出
力は、通常状態ではウインドウ範囲にあり、ＤＦＦ８と
ＡＮＤ回路７の出力が入力されるＯＲ回路１０よりの水
平発振出力は、第２ＡＦＣ回路３のＡＦＣ出力に応じた
ものとなる。また、第２ＡＦＣ回路３のＡＦＣ出力がウ
インドウ範囲にないときは、ＯＲ回路１０の出力はエッ
ジ検出回路５よりのエッジ出力に応じたものとなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＶ受信機などにおけ
る水平ＡＦＣ回路に関する。
る水平ＡＦＣ回路に関する。
【０００２】
【従来の技術】映像信号中に混入するノイズや、ＶＴＲ
などよりの映像信号で発生するジッタなどによって水平
同期が侵されることがある。このため、一般に水平ＡＦ
Ｃ回路により水平同期信号に対してＡＦＣがかけられて
いる。
などよりの映像信号で発生するジッタなどによって水平
同期が侵されることがある。このため、一般に水平ＡＦ
Ｃ回路により水平同期信号に対してＡＦＣがかけられて
いる。
【０００３】
【発明が解決しようとする課題】かかる従来の水平ＡＦ
Ｃ回路では、ＡＦＣの追従性とノイズの影響を排除する
性能（耐ノイズ性）とを両立させることが難しく、両者
の適当なところで妥協せざるを得ない。このため、水平
ＡＦＣ回路がＶＴＲなどより発生するジッタに追従でき
なかったり、ノイズによる画像の引きつれなどを生じて
いた。
Ｃ回路では、ＡＦＣの追従性とノイズの影響を排除する
性能（耐ノイズ性）とを両立させることが難しく、両者
の適当なところで妥協せざるを得ない。このため、水平
ＡＦＣ回路がＶＴＲなどより発生するジッタに追従でき
なかったり、ノイズによる画像の引きつれなどを生じて
いた。
【０００４】そこで本発明は、ＡＦＣの追従性と耐ノイ
ズ性の両方を満足する水平ＡＦＣ回路を提供するもので
ある。
ズ性の両方を満足する水平ＡＦＣ回路を提供するもので
ある。
【０００５】
【課題を解決するための手段】本発明のＡＦＣ回路は、
水平同期信号が入力され、比較的長い時定数を有する第
１ＡＦＣ回路２と、第１ＡＦＣ回路２の出力より所定幅
の出力を発生するウインドウ発生回路４と、水平同期信
号が入力され、この信号が通常状態のときにウインドウ
発生回路４の所定幅の範囲に出力が発生する比較的短い
時定数を有する第２ＡＦＣ回路３と、ウインドウ発生回
路４の出力の所定幅のエッジ部分に応じたエッジ出力を
発生するエッジ検出回路５と、第２ＡＦＣ回路３の出力
とエッジ検出回路５の出力が入力され、第２ＡＦＣ回路
３の出力が所定幅の範囲にあるときにはその出力を水平
発振出力とし、所定幅の範囲にないときにはエッジ出力
を水平発振出力とする水平発振出力回路６とを備えるこ
とを特徴とする。
水平同期信号が入力され、比較的長い時定数を有する第
１ＡＦＣ回路２と、第１ＡＦＣ回路２の出力より所定幅
の出力を発生するウインドウ発生回路４と、水平同期信
号が入力され、この信号が通常状態のときにウインドウ
発生回路４の所定幅の範囲に出力が発生する比較的短い
時定数を有する第２ＡＦＣ回路３と、ウインドウ発生回
路４の出力の所定幅のエッジ部分に応じたエッジ出力を
発生するエッジ検出回路５と、第２ＡＦＣ回路３の出力
とエッジ検出回路５の出力が入力され、第２ＡＦＣ回路
３の出力が所定幅の範囲にあるときにはその出力を水平
発振出力とし、所定幅の範囲にないときにはエッジ出力
を水平発振出力とする水平発振出力回路６とを備えるこ
とを特徴とする。
【０００６】
【作用】上記構成の水平ＡＦＣ回路においては、第１Ａ
ＦＣ回路２は比較的長い時定数のＡＦＣ出力を発生し、
ウインドウ発生回路４がこのＡＦＣ出力により所定幅の
出力を発生する。エッジ検出回路５は前記所定幅の出力
を同期微分し、エッジ部分に応じたエッジ出力を発生す
る。また、第２ＡＦＣ回路３は比較的時定数の短いＡＦ
Ｃ出力を発生し、前記エッジ出力とともに水平発振出力
回路６に入力される。水平発振出力回路６は、通常状態
のでは前記所定幅出力の範囲にある第２ＡＦＣ回路３よ
りのＡＦＣ出力を水平発振出力とし、ジッタなどで所定
幅の範囲にないときには前記エッジ出力を水平発振出力
とするように水平発振信号を出力する。
ＦＣ回路２は比較的長い時定数のＡＦＣ出力を発生し、
ウインドウ発生回路４がこのＡＦＣ出力により所定幅の
出力を発生する。エッジ検出回路５は前記所定幅の出力
を同期微分し、エッジ部分に応じたエッジ出力を発生す
る。また、第２ＡＦＣ回路３は比較的時定数の短いＡＦ
Ｃ出力を発生し、前記エッジ出力とともに水平発振出力
回路６に入力される。水平発振出力回路６は、通常状態
のでは前記所定幅出力の範囲にある第２ＡＦＣ回路３よ
りのＡＦＣ出力を水平発振出力とし、ジッタなどで所定
幅の範囲にないときには前記エッジ出力を水平発振出力
とするように水平発振信号を出力する。
【０００７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１において、映像信号は水平同期分離回路１に
入力され、水平同期信号が分離される。この水平同期信
号は、比較的時定数の長いＰＬＬ回路よりなる第１ＡＦ
Ｃ回路２と、比較的時定数の短いＰＬＬ回路よりなる第
２ＡＦＣ回路３に入力される。第１ＡＦＣ回路２のＡＦ
Ｃ出力ａはウインドウ発生回路４に入力され、前記出力
により所定幅（ウインドウ）の出力ｂが発生する。ま
た、第２ＡＦＣ回路３のクロック出力ＣＬＫ（９１０ｆ
Ｈ、ｆＨ：水平周波数）とウインドウ発生回路４の出力
ｂはエッジ検出回路５に入力され、ウインドウ出力を同
期微分して、そのエッジ部分に応じたエッジ出力ｄ，ｅ
を発生する。前記第２ＡＦＣ回路３とエッジ検出回路５
の各出力ｃ，ｄ，ｅは水平発振出力回路６に入力され、
この回路６より水平発振出力ｈとクロックＣＬＫが得ら
れる。
する。図１において、映像信号は水平同期分離回路１に
入力され、水平同期信号が分離される。この水平同期信
号は、比較的時定数の長いＰＬＬ回路よりなる第１ＡＦ
Ｃ回路２と、比較的時定数の短いＰＬＬ回路よりなる第
２ＡＦＣ回路３に入力される。第１ＡＦＣ回路２のＡＦ
Ｃ出力ａはウインドウ発生回路４に入力され、前記出力
により所定幅（ウインドウ）の出力ｂが発生する。ま
た、第２ＡＦＣ回路３のクロック出力ＣＬＫ（９１０ｆ
Ｈ、ｆＨ：水平周波数）とウインドウ発生回路４の出力
ｂはエッジ検出回路５に入力され、ウインドウ出力を同
期微分して、そのエッジ部分に応じたエッジ出力ｄ，ｅ
を発生する。前記第２ＡＦＣ回路３とエッジ検出回路５
の各出力ｃ，ｄ，ｅは水平発振出力回路６に入力され、
この回路６より水平発振出力ｈとクロックＣＬＫが得ら
れる。
【０００８】水平発振出力回路６は、ＡＮＤ回路７、Ｄ
フリップフロップ（以下、ＤＦＦという）８，９および
ＯＲ回路１０よりなり、第２ＡＦＣ回路３の出力ｃとエ
ッジ検出回路５の出力ｅがＡＮＤ回路７に入力され、Ａ
ＮＤ回路７の出力ｆがＤＦＦ８のプリセット入力ＰＲに
入力される。またエッジ検出回路５の他の出力ｄは、Ｄ
ＦＦ８のクリア入力ＣＬＲに入力され、そのＱ出力ｇは
ＤＦＦ９のＤ入力に供給される。ＤＦＦ９には第２ＡＦ
Ｃ回路３よりのクロックＣＬＫが入力され、そのＱ出力
とＡＮＤ回路７の出力ｆがＯＲ回路１０に入力され、こ
のＯＲ回路１０より水平発振出力（ＨＤ）ｈを得る。
フリップフロップ（以下、ＤＦＦという）８，９および
ＯＲ回路１０よりなり、第２ＡＦＣ回路３の出力ｃとエ
ッジ検出回路５の出力ｅがＡＮＤ回路７に入力され、Ａ
ＮＤ回路７の出力ｆがＤＦＦ８のプリセット入力ＰＲに
入力される。またエッジ検出回路５の他の出力ｄは、Ｄ
ＦＦ８のクリア入力ＣＬＲに入力され、そのＱ出力ｇは
ＤＦＦ９のＤ入力に供給される。ＤＦＦ９には第２ＡＦ
Ｃ回路３よりのクロックＣＬＫが入力され、そのＱ出力
とＡＮＤ回路７の出力ｆがＯＲ回路１０に入力され、こ
のＯＲ回路１０より水平発振出力（ＨＤ）ｈを得る。
【０００９】かかる構成において、その動作を図２乃至
図４のタイミングチャートとともに説明する。まず、映
像信号中にジッタなどが生じていない通常状態につい
て、図２を参照して説明する。水平同期分離回路１より
の水平同期信号が第１ＡＦＣ回路２に入力され、比較的
時定数の長いＡＦＣ出力ａが図２（ａ）のように発生す
る。このＡＦＣ出力ａはウインドウ発生回路４に入力さ
れ、ＡＦＣ出力ａにより図２（ｂ）の如く所定幅（ウイ
ンドウ）の出力ｂが発生する。一方、第２ＡＦＣ回路３
には、第１ＡＦＣ回路２と同様に水平同期分離回路１よ
りの水平同期信号が入力され、比較的時定数の短いＡＦ
Ｃ出力ｃが図２（ｃ）の如く発生する。このＡＦＣ出力
ｃは同図（ｂ）のウインドウ出力幅の略中央に位置し、
ウインドウ出力幅の範囲内に入るように調整されてお
り、また、ウインドウ幅は通常状態における第２ＡＦＣ
回路３の出力の追従範囲となるように設定される。
図４のタイミングチャートとともに説明する。まず、映
像信号中にジッタなどが生じていない通常状態につい
て、図２を参照して説明する。水平同期分離回路１より
の水平同期信号が第１ＡＦＣ回路２に入力され、比較的
時定数の長いＡＦＣ出力ａが図２（ａ）のように発生す
る。このＡＦＣ出力ａはウインドウ発生回路４に入力さ
れ、ＡＦＣ出力ａにより図２（ｂ）の如く所定幅（ウイ
ンドウ）の出力ｂが発生する。一方、第２ＡＦＣ回路３
には、第１ＡＦＣ回路２と同様に水平同期分離回路１よ
りの水平同期信号が入力され、比較的時定数の短いＡＦ
Ｃ出力ｃが図２（ｃ）の如く発生する。このＡＦＣ出力
ｃは同図（ｂ）のウインドウ出力幅の略中央に位置し、
ウインドウ出力幅の範囲内に入るように調整されてお
り、また、ウインドウ幅は通常状態における第２ＡＦＣ
回路３の出力の追従範囲となるように設定される。
【００１０】エッジ検出回路５は、ウインドウ発生回路
４よりの出力ｂを受け、第２ＡＦＣ回路３よりのクロッ
クＣＬＫによって出力ｂを同期微分して、図２（ｄ），
（ｅ）に示すようなウインドウ幅の両エッジに応じた第
１、第２エッジ出力を発生する。図２（ｃ）の第２ＡＦ
Ｃ回路３の出力ｃと、エッジ検出回路５の第２エッジ出
力ｅは、ＡＮＤ回路７に入力され、図２（ｆ）に示す出
力を発生し、ＤＦＦ８のＰＲ入力に印加される。また、
図２（ｄ）のエッジ検出回路５の第１エッジ出力ｄはＤ
ＦＦ８のＣＬＲに印加され、ＤＦＦ８のＱ出力ｇは図２
（ｇ）の如く、出力ｄと第２ＡＦＣ回路３の出力ｃに応
じたＡＮＤ回路７の出力ｆとによる出力が発生する。こ
のＱ出力はＤＦＦ９のＤ入力に印加され、ＤＦＦ９のＱ
出力とＡＮＤ回路７の出力ｆがこのＯＲ回路１０に入力
され、図２（ｂ）に示す如く、ＯＲ回路１０より水平発
振出力ｈが得られる。この出力ｈは、図２（ｃ）の第２
ＡＦＣ回路３よりのＡＦＣ出力ｃと同相である。
４よりの出力ｂを受け、第２ＡＦＣ回路３よりのクロッ
クＣＬＫによって出力ｂを同期微分して、図２（ｄ），
（ｅ）に示すようなウインドウ幅の両エッジに応じた第
１、第２エッジ出力を発生する。図２（ｃ）の第２ＡＦ
Ｃ回路３の出力ｃと、エッジ検出回路５の第２エッジ出
力ｅは、ＡＮＤ回路７に入力され、図２（ｆ）に示す出
力を発生し、ＤＦＦ８のＰＲ入力に印加される。また、
図２（ｄ）のエッジ検出回路５の第１エッジ出力ｄはＤ
ＦＦ８のＣＬＲに印加され、ＤＦＦ８のＱ出力ｇは図２
（ｇ）の如く、出力ｄと第２ＡＦＣ回路３の出力ｃに応
じたＡＮＤ回路７の出力ｆとによる出力が発生する。こ
のＱ出力はＤＦＦ９のＤ入力に印加され、ＤＦＦ９のＱ
出力とＡＮＤ回路７の出力ｆがこのＯＲ回路１０に入力
され、図２（ｂ）に示す如く、ＯＲ回路１０より水平発
振出力ｈが得られる。この出力ｈは、図２（ｃ）の第２
ＡＦＣ回路３よりのＡＦＣ出力ｃと同相である。
【００１１】次に、映像信号中の水平同期信号がジッタ
などによってウインドウ発生回路４のウインドウ幅より
前にあるときについて、図３を参照して説明する。かか
る状態では、図３（ｂ），（ｃ）の如く、第２ＡＦＣ回
路３の出力ｃはウインドウ以前に発生するため、ＡＮＤ
回路７の出力ｆは図３（ｆ）のように、第２ＡＦＣ回路
３の出力ｃに応じた出力ｆがエッジ検出回路５よりの第
１エッジ出力ｄより以前に出力される。これにより、Ｄ
ＦＦ８はＰＲ入力に出力ｆが印加された後、第１エッジ
出力ｄがＣＬＲ入力に印加されるので、ＤＦＦ８のＱ出
力ｇは図３（ｇ）に示す如く、出力ｄとエッジ検出回路
５の第２エッジ出力ｅに対応するＡＮＤ回路７の出力ｆ
とに応じた出力が発生する。従って、ＯＲ回路１０の出
力ｈには、図３（ｈ）のようにエッジ検出回路５のエッ
ジ出力ｅが水平発振出力として発生する。
などによってウインドウ発生回路４のウインドウ幅より
前にあるときについて、図３を参照して説明する。かか
る状態では、図３（ｂ），（ｃ）の如く、第２ＡＦＣ回
路３の出力ｃはウインドウ以前に発生するため、ＡＮＤ
回路７の出力ｆは図３（ｆ）のように、第２ＡＦＣ回路
３の出力ｃに応じた出力ｆがエッジ検出回路５よりの第
１エッジ出力ｄより以前に出力される。これにより、Ｄ
ＦＦ８はＰＲ入力に出力ｆが印加された後、第１エッジ
出力ｄがＣＬＲ入力に印加されるので、ＤＦＦ８のＱ出
力ｇは図３（ｇ）に示す如く、出力ｄとエッジ検出回路
５の第２エッジ出力ｅに対応するＡＮＤ回路７の出力ｆ
とに応じた出力が発生する。従って、ＯＲ回路１０の出
力ｈには、図３（ｈ）のようにエッジ検出回路５のエッ
ジ出力ｅが水平発振出力として発生する。
【００１２】次に、映像信号中の水平同期信号がウイン
ドウ発生回路４のウインドウ幅より以後にあるときにつ
いて、図４を参照して説明する。かかる状態では、図４
（ｂ），（ｃ）の如く、第２ＡＦＣ回路３の出力ｃはウ
インドウ以後に発生するため、ＡＮＤ回路７の出力ｆは
図４（ｆ）のように、第２ＡＦＣ回路３の出力ｃに応じ
た出力ｆがエッジ検出回路５よりの第２エッジ出力ｅよ
り以後に出力される。これにより、ＤＦＦ８はＣＬＲ入
力に第１エッジ出力ｄが印加された後、第２エッジ出力
ｅに応じたＡＮＤ回路７の出力ｆがＰＲ入力に印加され
るので、ＤＦＦ８のＱ出力ｇは図４（ｇ）に示す如く、
出力ｄとエッジ検出回路５の第２エッジ出力ｅに対応す
るＡＮＤ回路７の出力ｆとに応じた出力が発生する。従
って、ＯＲ回路１０の出力ｈには、図３（ｈ）と同様に
図４（ｈ）のように、エッジ検出回路５のエッジ出力ｅ
が水平発振出力として発生する。
ドウ発生回路４のウインドウ幅より以後にあるときにつ
いて、図４を参照して説明する。かかる状態では、図４
（ｂ），（ｃ）の如く、第２ＡＦＣ回路３の出力ｃはウ
インドウ以後に発生するため、ＡＮＤ回路７の出力ｆは
図４（ｆ）のように、第２ＡＦＣ回路３の出力ｃに応じ
た出力ｆがエッジ検出回路５よりの第２エッジ出力ｅよ
り以後に出力される。これにより、ＤＦＦ８はＣＬＲ入
力に第１エッジ出力ｄが印加された後、第２エッジ出力
ｅに応じたＡＮＤ回路７の出力ｆがＰＲ入力に印加され
るので、ＤＦＦ８のＱ出力ｇは図４（ｇ）に示す如く、
出力ｄとエッジ検出回路５の第２エッジ出力ｅに対応す
るＡＮＤ回路７の出力ｆとに応じた出力が発生する。従
って、ＯＲ回路１０の出力ｈには、図３（ｈ）と同様に
図４（ｈ）のように、エッジ検出回路５のエッジ出力ｅ
が水平発振出力として発生する。
【００１３】図２乃至図４から明らかなように、第２Ａ
ＦＣ回路３のＡＦＣ出力が、第１ＡＦＣ回路２のＡＦＣ
出力より得られるウインドウ幅の範囲にあるときには、
第２ＡＦＣ回路の時定数の短いＡＦＣ出力が水平発振信
号として出力され、所望の追従性が得られる。また、ジ
ッタなどが生じて第２ＡＦＣ回路３のＡＦＣ出力がウイ
ンドウ幅の範囲にないときは、このウインドウ幅を同期
微分した信号を水平発振信号として出力されるので、Ｖ
ＴＲをサーチしたり、ノイズが発生した場合などで水平
出力の同期が乱れたときには、時定数の長い第１ＡＦＣ
回路２のＡＦＣ出力に応じた水平発振出力が得られる。
ＦＣ回路３のＡＦＣ出力が、第１ＡＦＣ回路２のＡＦＣ
出力より得られるウインドウ幅の範囲にあるときには、
第２ＡＦＣ回路の時定数の短いＡＦＣ出力が水平発振信
号として出力され、所望の追従性が得られる。また、ジ
ッタなどが生じて第２ＡＦＣ回路３のＡＦＣ出力がウイ
ンドウ幅の範囲にないときは、このウインドウ幅を同期
微分した信号を水平発振信号として出力されるので、Ｖ
ＴＲをサーチしたり、ノイズが発生した場合などで水平
出力の同期が乱れたときには、時定数の長い第１ＡＦＣ
回路２のＡＦＣ出力に応じた水平発振出力が得られる。
【００１４】図５は、図２の回路を組み込んだ構成例を
示し、映像信号はＡ／Ｄ変換器１２によりデジタル信号
に変換されてメモリ１３に記憶され、このメモリ１３に
記憶された信号がＤ／Ａ変換器１４によりアナログ信号
に変換されて出力されるとともに、他のシステムに出力
され、他の処理がなされる。また、映像信号は図５の水
平ＡＦＣ回路１５にも入力され、このＡＦＣ回路１５で
得られた水平発振出力ＨＤとクロックＣＬＫがメモリコ
ントローラ１６に入力され、その制御出力によりメモリ
１３の書き込み、読み出し動作を制御する。
示し、映像信号はＡ／Ｄ変換器１２によりデジタル信号
に変換されてメモリ１３に記憶され、このメモリ１３に
記憶された信号がＤ／Ａ変換器１４によりアナログ信号
に変換されて出力されるとともに、他のシステムに出力
され、他の処理がなされる。また、映像信号は図５の水
平ＡＦＣ回路１５にも入力され、このＡＦＣ回路１５で
得られた水平発振出力ＨＤとクロックＣＬＫがメモリコ
ントローラ１６に入力され、その制御出力によりメモリ
１３の書き込み、読み出し動作を制御する。
【００１５】かかる構成において、映像信号のブランキ
ング期間中にメモリコントローラ１６よりの制御信号に
よりメモリ１３のデータを読み出し、他のシステムに転
送するなどの処理を行なうとき、この期間においてノイ
ズやジッタなどで水平同期が乱れていても、水平ＡＦＣ
回路１５より出力される水平発振信号ｈは時定数の比較
的長いＡＦＣ出力によるため、通常の周期が確保でき、
誤動作することがない。
ング期間中にメモリコントローラ１６よりの制御信号に
よりメモリ１３のデータを読み出し、他のシステムに転
送するなどの処理を行なうとき、この期間においてノイ
ズやジッタなどで水平同期が乱れていても、水平ＡＦＣ
回路１５より出力される水平発振信号ｈは時定数の比較
的長いＡＦＣ出力によるため、通常の周期が確保でき、
誤動作することがない。
【００１６】
【発明の効果】以上のように本発明によれば、第２ＡＦ
Ｃ回路のＡＦＣ出力が、第１ＡＦＣ回路のＡＦＣ出力よ
り得られるウインドウ幅の範囲にあるときは、第２ＡＦ
Ｃ回路よりの時定数の短いＡＦＣ出力が水平発振信号と
して出力され、また、第２ＡＦＣ回路のＡＦＣ出力がウ
インドウ幅の範囲にないときは、このウインドウ幅を同
期微分した信号を水平発振信号として出力されるので、
ＡＦＣの追従性と耐ノイズ性の両方の性能を同時に満足
することができる。
Ｃ回路のＡＦＣ出力が、第１ＡＦＣ回路のＡＦＣ出力よ
り得られるウインドウ幅の範囲にあるときは、第２ＡＦ
Ｃ回路よりの時定数の短いＡＦＣ出力が水平発振信号と
して出力され、また、第２ＡＦＣ回路のＡＦＣ出力がウ
インドウ幅の範囲にないときは、このウインドウ幅を同
期微分した信号を水平発振信号として出力されるので、
ＡＦＣの追従性と耐ノイズ性の両方の性能を同時に満足
することができる。
【図１】本発明にかかる水平ＡＦＣ回路の一実施例の構
成を示す回路図である。
成を示す回路図である。
【図２】図１の通常動作時における各部波形のタイミン
グチャートである。
グチャートである。
【図３】図１の進相時における各部波形のタイミングチ
ャートである。
ャートである。
【図４】図１の遅相時における各部波形のタイミングチ
ャートである。
ャートである。
【図５】本発明にかかる水平ＡＦＣ回路を組み込んだ構
成例を示す図である。
成例を示す図である。
２ 第１ＡＦＣ回路 ３ 第２ＡＦＣ回路 ４ ウインドウ発生回路 ５ エッジ検出回路 ６ 水平発振出力回路 ８，９ ＤＦＦ １３ メモリ １５ 水平ＡＦＣ回路 １６ メモリコントローラ
Claims (1)
- 【請求項１】 水平同期信号が入力され、比較的長い時
定数を有する第１ＡＦＣ回路と、 前記第１ＡＦＣ回路の出力より所定幅の出力を発生する
ウインドウ発生回路と、 前記水平同期信号が入力され、この信号が通常状態のと
きに前記ウインドウ発生回路の所定幅の範囲に出力が発
生する比較的短い時定数を有する第２ＡＦＣ回路と、 前記ウインドウ発生回路の出力の所定幅のエッジ部分に
応じたエッジ出力を発生するエッジ検出回路と、 前記第２ＡＦＣ回路の出力とエッジ検出回路の出力が入
力され、第２ＡＦＣ回路の出力が前記所定幅の範囲にあ
るときにはその出力を水平発振出力とし、所定幅の範囲
にないときには前記エッジ出力を水平発振出力とする水
平発振出力回路とを備えることを特徴とする水平ＡＦＣ
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313504A JPH05130448A (ja) | 1991-11-01 | 1991-11-01 | 水平ａｆｃ回路 |
| US07/967,203 US5272532A (en) | 1991-11-01 | 1992-10-27 | Horizontal AFC (automatic frequency control) circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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ID=18042111
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| US5272532A (en) | 1993-12-21 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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