JPH1169375A

JPH1169375A - 時間軸補正装置

Info

Publication number: JPH1169375A
Application number: JP9229218A
Authority: JP
Inventors: Hikari Masui; 光増井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-08-26
Filing date: 1997-08-26
Publication date: 1999-03-09

Abstract

(57)【要約】【課題】一般的なＴＢＣでは、メモリーの書き込み制
御信号をＰＬＬによって映像信号の同期信号から逓倍し
て発生させる構成であり、それゆえＰＬＬの引き込み時
間の間はクロック周波数が安定せず動作が不安定とな
る。ＰＬＬの設定として時定数を垂直周波数に応答する
よう選択するため、引き込み時間というのが１秒から数
秒に達する。【解決手段】デジタル映像信号中から同期信号成分を
分離抽出し、これに基づいてクロック信号ではなく映像
信号を演算合成によってクロック信号に位相同期せしめ
る。また、メモリー１１４の読み出し制御を映像信号の
垂直同期信号で制御することによって画像のフレーム不
連続性を回避することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力される映像信
号が持っている時間軸変動成分を補正し、時間軸のゆら
ぎを有しない映像信号を出力する時間軸補正装置に関す
るものである。

【０００２】

【従来の技術】映像の多彩な活用が広まっている現在、
映像信号の時間軸変動は、画像の見苦しいゆらぎ、ゆが
みの原因となるためこれを抑える必要がある。このた
め、この映像信号の時間軸変動を補正する時間軸補正装
置が注目され、種々提案されてきている。

【０００３】以下に、従来の時間軸補正装置の構成を図
６に基づいて説明する。図６において、６０１は映像信
号の入力端子で、６０２は同期信号分離回路を示し、入
力端子６０１から入力される映像信号中から水平および
垂直同期信号成分を分離抽出する。６０３はＰＬＬ制御
回路であって、同期信号分離回路６０２で分離された同
期信号に基づいて、同期信号と位相同期したクロック信
号を発生する。６０４はメモリー６０５の書き込み制御
信号となる第１のクロック信号を発生させる電圧制御発
振回路（以降、ＶＣＯと称する）で、ＰＬＬ制御回路６
０３は同期信号分離回路６０２から入力される水平およ
び垂直同期信号とＶＣＯ６０４の出力信号とを位相比較
し、その比較結果によってＶＣＯ６０４の発振周波数を
制御する構成とすることによって、同期信号と位相同期
したクロック信号を発生させるＰＬＬを構成する。６０
５は記憶手段であるメモリーで、一般的には映像信号の
１垂直期間相当の容量を用いることが多い（サンプリン
グ周波数を例えば１３．５ＭＨｚとした場合、輝度信号
と色信号とで３．６Ｍｂｉｔ程度の容量が必要とな
る）。６０６は発振回路で、メモリー６０５の読み出し
制御信号となる第２のクロック信号を発生する。６０７
は映像信号の出力端子である。

【０００４】図６の構成では、入力端子６０１から入力
された映像信号が、その映像信号自体から分離された同
期信号と位相同期した第１のクロック信号によってメモ
リー６０５に書き込まれる。更に、メモリー６０５から
の読み出し制御は独立した第２のクロック信号によって
行われる。これによって、たとえ、映像信号が時間軸の
ゆらぎを持っていたとしても、メモリー６０５への書き
込み／読み出しを通じて、補正され出力端子６０７から
出力されるというものである。

【０００５】

【発明が解決しようとする課題】しかしながら、図６に
示した従来の時間軸補正装置の場合、第１の課題とし
て、メモリー６０５の書き込み制御信号をＰＬＬによっ
て映像信号の同期信号から逓倍して発生させる構成であ
り、それゆえＰＬＬの引き込み時間の間はクロック周波
数が安定せず動作が不安定となる。ＰＬＬの設定として
時定数を垂直周波数に応答するよう選択するため、引き
込み時間が１秒から数秒に達してしまう。

【０００６】次に、第２の課題として、メモリー６０５
を制御するクロック周波数が第１のクロック信号と第２
のクロック信号との２つの異なるクロック周波数を用い
ているが、一般的にシステムをＬＳＩ化する場合には単
一クロックで設計するのが一般的であり、異なる２つの
クロック周波数を用いた場合、ＬＳＩ全体システムの設
計を困難にしコスト増の要因となる。

【０００７】第３の課題として、メモリー６０５の読み
出し制御を第２の発振回路６０６による固定周波数のク
ロック信号を用いているため、このクロック信号と入力
される映像信号との位相差が蓄積され、メモリー６０５
の最大容量をオーバーした場合に出力端子６０７から出
力される映像信号に不連続が発生する。この場合、図７
に示すように、同一の画面（フレーム）を２回読み出し
をおこなったり、反対に一画面を出力せずにスキップし
たりして、蓄積された時間差を吸収している。この時、
フレーム（画面）単位の編集を実施しようとしたとき、
フレーム番号の連続性が崩れてしまっているため編集が
単純にはできず複雑になるという大きな問題が発生す
る。

【０００８】本発明は上述した従来の時間軸補正装置の
有する課題を解決するもので、デジタル映像信号中から
同期信号成分を分離抽出し、映像信号を演算合成によっ
て位相同期せしめる時間軸補正装置を提供することを目
的とする。

【０００９】

【課題を解決するための手段】以上の課題を解決するた
めに、本発明では、デジタル映像信号中に混合された同
期信号を分離抽出する手段と、連続したデジタル映像信
号データを演算合成する回路と、少なくとも１水平期間
相当のデジタル映像信号データを記録可能な記憶手段
と、水平および垂直の同期信号発生回路を有し、同期信
号発生回路がデジタル映像信号の垂直同期信号によって
のみ制御される構成であり、記憶手段の信号書き込み制
御がデジタル映像信号の水平同期信号によって制御さ
れ、信号読み出し制御が同期信号発生回路によって制御
されるよう構成するものである。

【００１０】これによって、映像信号に同期したクロッ
ク信号を用いるのではなく、デジタル映像信号中から同
期信号成分を分離抽出し、これに基づいてクロック信号
ではなく映像信号を演算合成によってクロック信号に位
相同期せしめる。また、記憶手段の読み出し制御を映像
信号の垂直同期信号で制御することによって画像のフレ
ーム不連続性を回避することが可能となる。

【００１１】

【発明の実施の形態】本発明の請求項１に記載の発明
は、デジタル信号化された映像信号の入力端子と、デジ
タル信号中に混合された同期信号を分離抽出する手段
と、連続したデジタル映像信号データを演算合成する回
路と、少なくとも１水平期間相当のデジタル映像信号デ
ータを記録可能な記憶手段と、水平および垂直の同期信
号発生回路とを有し、前記同期信号発生回路が前記デジ
タル映像信号より分離抽出された垂直同期信号によって
のみ制御される構成であり、前記記憶手段の信号書き込
み制御が前記デジタル映像信号の水平同期信号によって
制御され、信号読み出し制御が前記同期信号発生回路に
よって制御されるよう構成することを特徴とするもの
で、映像信号に同期したクロック信号を用いるのではな
く、デジタル映像信号中から同期信号成分を分離抽出
し、これに基づいてクロック信号ではなく映像信号を演
算合成によってクロック信号に位相同期せしめる。ま
た、記憶手段の読み出し制御を映像信号の垂直同期信号
で制御することによって画像のフレーム不連続性を回避
することが可能となるものである。

【００１２】以下、本発明の実施の形態について図面を
参照して説明していく。（実施の形態１）図１は、本発明の実施の形態１の時間
軸補正装置の構成を示すブロック図である。図１におい
て、１０１は映像信号の入力端子、１０２は映像信号の
うちおおよそブランキング期間（帰線消去期間）のデー
タのみを選択出力するゲート回路で、後述するタイミン
グ発生回路１１３によって制御される。１０３は低域濾
波器（以降、ＬＰＦと称する）、１０４はＬＰＦ１０３
の出力を保持するラッチ回路、１０５はスケーリング回
路、１０６は１−Ｘ演算回路、１０７は第１の乗算回
路、１０８は第２の乗算回路、１０９は１クロック相当
の遅延回路、１１０は加算回路、１１１は定数発生回
路、１１２は比較回路、１１３はタイミング発生回路、
１１４は記憶手段であるメモリー、１１５は第１のアド
レス発生回路、１１６は第２のアドレス発生回路、１１
７は同期信号発生回路、１１８は第１の出力端子、１１
９は同期信号を出力する第２の出力端子である。

【００１３】入力端子１０１から入力された映像信号
は、ゲート回路１０２に入力されブランキング期間すな
わち水平および垂直の同期信号に関するデータのみ選択
される。ゲート回路１０２の出力はＬＰＦ１０３に入力
され結果出力の下位データをラッチ回路１０４に出力す
る。ＬＰＦ１０３の下位データは水平同期信号の時間軸
誤差量を表わしている。そこで、ラッチ回路１０４で時
間軸の誤差データを取り込み後段のスケーリング回路１
０５で１クロック相当の時間軸誤差が１となるようにデ
ータを正規化する。正規化されたデータを基に後段の１
−Ｘ演算回路１０６、第１、第２の乗算回路１０７、１
０８、遅延回路１０９、加算回路１１０からなる補正ブ
ロック１２０にて、映像信号データの時間軸補正が施さ
れる。スケーリング回路１０５の出力信号をｄａｔａ、
第１の乗算回路１０７に入力される映像信号データをｓ
ｉｇ、第２の乗算回路１０８に入力される映像信号デー
タをｓｉｇ（−）、とすると加算回路１１０で演算され
た結果は、（ｓｉｇ（−）＊ｄａｔａ）＋（ｓｉｇ＊（１−ｄ
ａｔａ））と表わされる。

【００１４】これによって、１クロック以下の微少な時
間軸誤差に対して演算回路を用いて補正をおこなうこと
ができる。クロック単位の時間軸誤差の処置について
は、次段のメモリーを用いて補正をおこなう。次にタイ
ミング発生回路１１３の動作について説明する。比較回
路１１２は映像信号データと定数発生回路１１１の出力
データを比較することによって簡易的に同期信号を分離
することができる。この際、同期信号分離の閾値である
定数発生回路１１１は、通常映像信号の同期先端から同
期信号部分３０〜６０％の値に設定されるのが一般的で
ある。比較回路１１２によって分離された同期信号は回
路がクロックで動作しているため、１クロック以下の微
少な時間軸に対しては情報が欠落している。この同期信
号を基にタイミング発生回路１１３でメモリー１１４の
アドレス制御を行なう第１のアドレス発生回路１１５を
制御するＨパルス、ゲート回路１０２を制御するブラン
キングパルス、および同期信号発生回路１１７を制御す
るＶパルスを発生する。次にメモリー１１４は、１−Ｘ
演算回路１０６、第１、第２の乗算回路１０７、１０
８、遅延回路１０９、加算回路１１０からなる補正ブロ
ック１２０の出力信号を第１のアドレス発生回路１１５
の制御に基づいてメモリーへの書き込みを行なう。第１
のアドレス発生回路１１５はタイミング発生回路１１３
から出力されるＨパルスによって制御される。この作用
の結果、１クロック周期以内の微少な時間軸誤差成分
は、上記演算回路によって補正され、複数クロック周期
にまたがる時間軸誤差成分はメモリー１１４への書き込
みを通じて補正される。メモリー１１４の読み出し制御
は、第２のアドレス発生回路１１の制御に基づいて行わ
れる。第２のアドレス発生回路１１６は第１のアドレス
発生回路と共通のクロックで駆動する構成となっている
が、タイミング発生回路１１３から出力される映像信号
から分離された垂直同期信号（Ｖパルス）によって初期
化される構成を取っているため、従来例で前述した、時
間軸補正後の時間不連続性を各垂直周期毎に補正するこ
とが可能である。

【００１５】回路の動作をタイミングチャート図２、図
３を用いて詳細に説明する。図２において、縦軸が基準
時間とのズレ量でプラスで遅れ、マイナスで進みを示
す。横軸は時間軸で白丸が垂直のブランキング位置で図
中「Ｖ」表記は、垂直周期（ＮＴＳＣで３３ｍｓｅｃ）
である。一般的に時間軸ズレ量は、一定量ずつ直流的に
ズレが累積される成分と、ランダムに発生するノイズ成
分と、垂直ブランキング期間に発生するスキュー成分と
に分類される。直流的に累積される時間ずれ成分は、映
像信号の送出側と受信側の基準周波数信号の周波数ズレ
によるもので図中破線で示されるものである。垂直ブラ
ンキング期間に発生するスキュー成分は一般的にヘリカ
ルスキャンタイプのＶＴＲで発生するもので、磁気テー
プの伸びや歪みによって累積された時間ズレ成分が回転
ヘッドの切り替え時に放出されることによるもので、図
中「ｓｋｅｗ」と表記したものである。ちなみにヘッド
切り替え点は垂直同期信号の数Ｈ手前に設定されてい
る。

【００１６】図３にメモリー１１４での補正動作を示
す。図中「Ｖ」が垂直期間である、直流の累積時間ずれ
のために、映像信号の垂直期間が正規の垂直期間よりも
長くなっている。図中実線が時間軸補正前の映像信号デ
ータで、破線が補正後の映像信号データである。スキュ
ーによって垂直期間が短くなっているＶ期間では、長く
なるよう補正し、逆に垂直期間が長くなっている期間で
は短くなるよう補正する。ただし、しかしながら有限の
メモリー容量で累積される時間誤差を完全に補正するこ
とは不可能であり、実施例では垂直同期信号に基づいて
第２のアドレス発生回路１１６を初期化するので、時間
誤差が累積されないかわりに、図中「△Ｖ」に示すよう
にＶ周期に不連続が発生する。これは、テレビ画面上で
言えばブランキング（垂直帰線消去）期間に発生するも
ので、テレビ同期信号処理系のＡＦＣ機能で吸収されて
しまい、視覚上一切の悪影響を及ぼすことはない。

【００１７】従って、１−Ｘ演算回路１０６、第１、第
２の乗算回路１０７、１０８、遅延回路１０９、加算回
路１１０からなる補正ブロック１２０から出力される映
像信号は、１クロック以下の微少な時間軸誤差に対して
は既に補正を施されているため、メモリー１１４に書き
込まれた映像信号データを、第２のアドレス発生回路の
制御に基づいて一定の周期で連続的に読み出すことによ
って時間軸誤差の有していない安定な映像信号を出力す
ることができる。

【００１８】以上は、直流の累積時間誤差がプラスの場
合について説明したが、これがマイナスの場合も図４、
図５のタイミングチャートに示すように同様である。

【００１９】なお、低域濾波器１０３の数値の切り捨て
の仕方により補正ブロック１２０の構成を変えることも
できる。例えば（ｓｉｇ＊ｄａｔａ）＋（ｓｉｇ（−）＊（１−ｄ
ａｔａ））の式で表されるように変えることもできる。

【００２０】

【発明の効果】本発明によれば、デジタル映像信号中か
ら同期信号成分を分離抽出し、これに基づいて映像信号
を演算合成によってクロック信号に位相同期せしめる。
また、メモリーの読み出し制御を映像信号の垂直同期信
号で制御することによって画像のフレーム不連続性を回
避することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の時間軸補正装置の構成
を示すブロック図

【図２】同、動作を説明するタイミングチャート

【図３】同、動作を説明するタイミングチャート

【図４】同、動作を説明するタイミングチャート

【図５】同、動作を説明するタイミングチャート

【図６】従来の時間軸補正装置の構成を示すブロック図

【図７】同、動作を説明するタイミングチャート

【符号の説明】

１０１入力端子１０２ゲート回路１０３低域濾波器１０４ラッチ回路１０５スケーリング回路１０６１−Ｘ演算回路１０７第１の乗算回路１０８第２の乗算回路１０９遅延回路１１０加算回路１１１定数発生回路１１２比較回路１１３タイミング発生回路１１４メモリー１１５第１のアドレス発生回路１１６第２のアドレス発生回路１１７同期信号発生回路１１８出力端子１１９出力端子１２０補正ブロック

Claims

【特許請求の範囲】

【請求項１】デジタル信号化された映像信号の入力端
子と、デジタル信号中に混合された同期信号を分離抽出
する手段と、連続したデジタル映像信号データを演算合
成する回路と、少なくとも１水平期間相当のデジタル映
像信号データを記録可能な記憶手段と、水平および垂直
の同期信号発生回路とを有し、前記同期信号発生回路が
前記デジタル映像信号より分離抽出された垂直同期信号
によってのみ制御される構成であり、前記記憶手段の信
号書き込み制御が前記デジタル映像信号の水平同期信号
によって制御され、信号読み出し制御が前記同期信号発
生回路によって制御されるよう構成することを特徴とす
る時間軸補正装置。