JPH0214618A

JPH0214618A - デジタルｐｌｌ回路

Info

Publication number: JPH0214618A
Application number: JP63164444A
Authority: JP
Inventors: Kiyoyuki Kobiyama; 清之小桧山; Hidenaga Takahashi; 高橋　秀長
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-06-30
Filing date: 1988-06-30
Publication date: 1990-01-18
Anticipated expiration: 2015-07-24
Also published as: JP3070053B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕デジタルＰＬＬ回路、特にＦＭマルチプレクス復調回路
やテレビ同期信号発生回路等に用いるデジタルＰ　Ｌ　
Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路の完
全デジタル化に関し、容量成分、インダクタンス成分を必要とするアナログ回
路を混在するデジタルＰＬＬ回路に替えて、システムク
ロック以下のクロック精度により、外来入力信号をデジ
タルＰＬＬ処理することを目的とし、外来入力信号のデジタル位相情報を検出するデジタル位
相検出手段と、ＰＬＬ論理動作をするデジタルローパス
フィルターと、デジタル位相情報に基づいて、外来入力
信号の位相を可変するデジタル電圧可変発振手段とを具
備し、外来入力信号の１周期間を分割するシステムクロ
ックのクロック数を計数し、該クロック数に応じて外来
入力信号の位相を制御し、該外来入力信号に同期した出
力信号を出力させることを含み構成し、前記デジタル電
圧可変発振手段の発振周波数の一周期がクロック数で表
現され該クロック数の整数部と、少数部とを加算演算を
する手段を具備することを含み構成する。

〔産業上の利用分野〕

本発明は、デジタルＰＬＬ回路に関するものであり、更
に詳しく言えばＦＭマルチプレクス復調回路やテレビ同
期信号発生回路等に用いるＰＬＬ（Ｐｈａｓｅ　Ｌｏｃ
ｋｅｄ　Ｌｏｏｐ）回路の完全デジタル化に関するもの
である。

近年、アナログ方式のＰＬＬ回路では、容量成分、イン
ダクタンス成分が必要になり、これをＩＣ化することは
困難であった。

しかし、Ｖ　Ｔ　Ｒ（Ｖｉｄｅｏ　Ｔａｐｅ　Ｒｅｃｏ
ｒｄｅｒ）やＬＡＳＥＲＤＩＳＣ等の非標準信号入力時
に、カラーバーストキャリアと水平同期信号との位相に
対応した映像信号の補正を必要とするデジタルテレビ映
像信号処理回路等において、位相情報として、デジタル
形式の情報が必要となる場合がある。

〔従来の技術〕

第６〜７図は従来例に係る説明図であり、第６図は従来
例に係るデジタルＰＬＬ回路を説明する図を示している
。

図において、１は外来入力信号Ｓｉの変化点を検出する
変化点検出回路である。なお外来入力信号Ｓｉはテレビ
信号などの複合映像信号に含まれる水平同期信号やＦＭ
（周波数変調）波に含まれるベースバンド信号などであ
る。２はシステムクロックφを最小単位として動作する
内部回路と、外来入力信号ＳＬとの位相差を検出する位
相差検出回路、３はＰＬＬ論理動作をするローパスフィ
ルター、４はシステムクロックφを最小単位として動作
し、かつＶ　ＣＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌ
ｅｄＯｓｃ目１ａｔｏｒ、電圧制御発振器）に相当すフ
ログラムカウンタ、５はＳｉ／Ｓｏ−数構出回路であり
、外来入力信号ＳＩと、外来入力信号Ｓ１に同期又はロ
ックした出力信号Ｓｏとが一致した状態について、「０
」の値を検出するものである。

なお、その動作は、外来信号Ｓｉの立ち上がりや立ち下
がり等の変化を変化点検出回路ｌが検出し、そのカウン
ターの値を位相差検出回路２が保持し、これが位相差情
報となり、この情報に基づいてデジタルローパスフィル
タがＰＬＬ論理に沿って処理をし、アナログＰＬＬのＶ
　ＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄ　０ｓｃ
ｉｌｌａｔｏｒ）に相当するプログラムカウンタ４を制
御し、外来入力信号Ｓｉに同期又はロックした出力信号
Ｓｏにするものである。

例えば、外来入力信号Ｓｔに対して、出力信号ＳＯの位
相が遅れている場合は、プラスの位相情報が位相差検出
回路２で検出され、デジタルローパスフィルター３を介
してプログラムカウンター４にカウント周期を上げるよ
うに指示する。

また、外来入力信号Ｓｉに対して、出力信号２の位相が
進んでいる場合は、マイナスの情報が位相差検出回路２
に入力され、これがデジタルローパスフィルター３を介
してプログラムカウンタ４の周期を下げるように働く、
この動作が何回か繰り返され、外来入力信号Ｓ＋と出力
信号Ｓｏとが一致するまで続けられ、最終的には両者が
同期又はロック状態になる。第７図は、従来例に係るデ
ジタルＰＬＬ回路の課題の説明図である。

図において、６はＣＲＴ装置等の画面であり、７は電子
ビーム７ａが画面の一端から他端への移動する水平走査
線である。なお、その水平周期は６３．５　（μＳ〕で
ある。

また、デジタルテレビ信号処理回路等のデジタルＰＬＬ
回路で、水平同期信号をＰＬＬロックする場合は、シス
テムクロックφが例えば色副搬送波の４倍の４ｆｓｃ、
すなわち、約７０　（ｎｓ）周期であるため、画面上の
クロック精度は±７０（ｎｓ）となる、これにより画面
の左右において、画面ぶれ８を生ずることがある。

これは、同図において、一般に画面を縦方向に１／６３
５０分割した場合、その分割された周期が約５〜１０（
ｎｓ）となり、このクロック範囲内で水平同期信号のＰ
ＬＬロック処理することにより、画面の揺れ（ぶれ）が
無くなり、視覚的に高画質・高品質な画像と認められる
ものである。

〔発明が解決しようとする課題〕

ところで従来例のデジタルＰＬＬ回路では、ＰＬＬ系の
Ｖ　ＣＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　０
ｓｃｉｌｌａｔｏｒ）に当たるプログラムカウンタ４や
、位相差を検出する位相差検出回路２はシステムクロッ
クφを最小単位として動作している。

このため、一般にデジタルＰＬＬ回路の精度がシステム
クロックφに依存されるため、システムクロックφ以下
の精度を必要とする場合、例えばテレビ信号の水平同期
信号等をＰＬＬ処理して、精度良い水平同期信号や位相
情報を得ることができない。

これにより、第７図に示すように画面ぶれ８を生ずるこ
とがあり、従来のシステムクロックφにより最小動作を
するデジタルＰＬＬ回路では、７゜（ｎｓ）のクロック
精度以下の精度を実現できないという問題がある。

本発明は、かかる従来例の課題に鑑み創作されたもので
あり、容量成分、インダクタンス成分を必要とするアナ
ログ回路を混在するデジタルＰＬＬ回路に替えて、シス
テムクロック以下のクロック精度により、外来入力信号
をデジタルＰＬＬ処理することを可能とするデジタルＰ
ＬＬ回路の提供を目的とする。

（！ＩＩ！ｌを解決するための手段〕本発明のデジタルＰＬＬ回路は、その原理図を第１図に
、その一実施例を第２〜５図に示すように、その原理構
成を外来入力信号Ｓｉのデジタル位相情報を検出するデ
ジタル位相検出手段１１と。

ＰＬＬ論理動作をするデジタルローパスフィルター１２
と、デジタル位相情報に基づいて、出力信号Ｓｏの位相
を可変するデジタル電圧可変発振手段１３とを具備し、
外来入力信号Ｓｔの１周期間を分割するシステムクロッ
クのクロック数を計数し、該クロック数に応じて外来入
力信号の位相を制御し、該外来入力信号に同期した出力
信号Ｓｏを出力させることを特徴とし、前記デジタル電圧可変発振手段１３の発振周波数の一周
期がクロック数２で表現され該クロック数Ｚの整数部と
、少数部とを加算演算をする手段を具備することを特徴
とし、上記目的を達成する。

〔作用〕

本発明によれば、外来入力信号ＳＩの１周期間がシステ
ムクロックによって分割され、そのｌＩ′！ｌｖＩ間に
含まれるシステムクロックのクロック数が整数部と少数
部、例えば小数点以下第二〜三位まで計数され、予め外
来入力信号Ｓ１に含まれるシステムクロックの基準クロ
ック数と比較され、その位相差データをデジタルローパ
スフィルタを介してデジタル電圧可変発振（ＶＣＯ）手
段に帰還されるためシステムクロックの少数部に依存さ
れる精度により外来入力信号ＳＩに同期した出力信号Ｓ
ｏを出力することができる。

これにより従来のようなアナログ回路を混入するデジタ
ルＰＬＬ回路に替えて、完全デジタルＰＬＬ回路を構成
することができ、併せてシステムクロック以下のクロッ
ク精度によりデジタルＰＬＬ処理をすることが可能とな
る。

〔実施例〕

次に図を参照しながら本発明の実施例について説明をす
る。

第２〜５図は本発明の実施例に係るデジタルＰＬＬ回路
を説明する図であり、第２図は、本発明の実施例のデジ
タルＰＬＬ回路に係る構成図を示している。

図において、１１はデジタル位相差検出手段であり、外
来入力信号Ｓｉに、例えばテレビ信号等の水平同期信号
旧を入力し、その位相差データＰＤを出力する機能を有
している。なお、デジタル位相検出手段１３は、システ
ムクロック以下のクロック精度で動作する。例えば後述
のクロック数Ｚの少数部の演算を分担する位相検出回路
２４゜レジスタ３１．３２，３６．加算器３４と、水平
同期信号Ｈの立ち下がり等の変化点を検出する変化点回
路２３と、クロック数Ｚの整数部の演算をするレジスタ
３０，３５．加算器３３により構成されている。

また、１２はデジタルローパスフィルタであり、デジタ
ル位相差検出手段１１から出力される位相差データＰＤ
をＰＬＬ論理に沿って処理し、位相差をクロック数で表
す比クロック数Ｚｏを出力する機能を有している。

１３は、デジタル電圧可変発振（ＶＣＯ）手段であり、
デジタルローパスフィルタより出力されるクロック数Ｚ
により、入力された水平同期信号旧が同期引き込まれた
水平同期信号Ｈａを出力する機能を有している。なおデ
ジタル７００手段１３は、システムクロック以下のクロ
ック精度により動作する加算器２２．レジスタ２７と、
加算器２１、カウンタ２５．レジスタ２６．２９及び−
数構出回路２Ｂにより構成されている。

また、３７は加算器であり、比クロック数Ｚｏと基準周
期のり・ロック数２３を加算して、クロック数Ｚを出力
する機能を有している。なおりロック数Ｚがデジタルｖ
ＣＯの発振周波数の１周期に表するものである。

これ等により本発明の実施例に係るデジタルＰＬＬ回路
を構成する。

なお、第３図に本発明の実施例に係るデジタル電圧可変
発振手段の動作タイムチャートを示している。

同図はデジタル７００手段１３を、外来入力信号Ｓｉと
して水平同期信号旧（周ｇＪ１６３．５　（ｔｔ　ｓ　
）　）、システムクロック（色副搬送波ｆｓｃの４倍の
４　ｆｓｃ（周期７０　（ｎｓ））としてデジタルＰＬ
Ｌ処理した際、水平同期信号Ｓｉの一周期が９１０クロ
ック動作から１０００クロツク動作に変化した場合を示
すタイムチャートである。

図において、貼はカウンタ２５の出力データ２Ｄ８はク
ロ７り数２を表すデータ、Ｄ、はレジスタ２６の出力デ
ータ、Ｄ４は一致（検出）データ。

Ｄ５はレジスタ２９の出力データである。なお出力デー
タＤ、が入力された水平同期信号Ｓｉに同期した水平同
期信号Ｈａとなる。

ここで、クロック数Ｚについて詳述すると、これはデジ
タルｖＣＯの発振周波数の周期を一周期クロック数を単
位として表現するものである。このクロック数２にはシ
ステムクロック以上の部分（以下整数部と称する）とシ
ステムクロック以下の部分（以下少数部と称する）が存
在する。少数部は、加算器２２．レジスタ２７で処理さ
れ、少数部と整数部は、加算器２１と２２を結ぶキャリ
ーでつながれ連動する。少数部と整数部とは、同じ動作
をするので、まず整数部分の動作を説明しその後、その
回路に少数部分がついた時の動作を説明する。

整数部分の動作は、（少数部分を考慮しない場合）第３
図のタイムチャートに示される。

まず、カウンタ２５が経過したクロック数Ｚを数値化す
るものであり、時間の経過をシステムクロックを基準に
数値表現している。無限に数値表現する場合は無限に大
きなカウンタ２５が必要になり実現不可能であるが、本
発明では、水平同期信号旧の周期より充分長い周期の時
間を表現出来るカウンタ２５を実現出来れば、回路動作
上は問題がない、しかし説明を分かり易くするため、カ
ウンター２５は無限のカウンタ機能を有するものと仮定
する。

先程述べたように、クロック数Ｚという数値がこのｖＣ
Ｏの周期を表現する。そしてレジスタ２９に経過した時
間が一周期ごとに更新されて入っている０例えば、最初
の第一周期の完了ポイントが９１０　、次の第二周期の
完了ポイントが１８２０、第三周期の完了ポイントが２
７３０と周期１・２・３・・・の各周期の経過時間がレ
ジスタ２９に蓄積される。

またレジスタ２６には、次の周期の完了時点での経過時
間が入力されている。

動作を順を追って説明する。まず、当初レジスタ２６に
初期定数９１０が入っていてカウンタ２５が初期値Ｏよ
り動作を開始したとする。次に、カウンター２５の値が
９１０に達したところで、以下のような動作を開始する
。まず、カウンター２５の値とレジスタ２６の値の一致
を検出する一致検出回路２８より一致信号（−敗データ
Ｄ４）が出力される。この−敗信号をきっかけとして、
１周期完了時点の時間経過記録レジスタ２９にその周期
が完了した時の時間を記憶する。また、レジスタ２６に
は、その周期が完了した時間プラスＶＣＯの周期（クロ
ック数Ｚ）が加算され、結果として、その周期の完了時
間が記憶される。同図のタイムチャートは、この動作を
表したものである。

また、クロック数Ｚすなわち、１周期のクロック数を最
初の９１０から１０００に変更した場合は、１周期完了
時点で、レジスタ２６には、完了した時の時間に１００
０を加算した値が加算され、周期は、９１０クロツクか
ら１０００クロツクに変化する。もし、この回路に少数
部があれば、整数部と少数部が１周期完了時点で加算さ
れ、システムクロック以下のクロック精度を持つデジタ
ルｖＣＯが実現する。

次に例えば、クロック数２に少数部を含む９１０．２と
いう値が入っていたとすると、１周期完了する毎に９１
０．２という値が加算され、これを５回繰り返すと少数
部から整数部へプラス１のキャリーが発生する。

以上のようにしてシステムクロック（４ｆｓｃ約７０（
ｎｓ））以下のクロック精度で動作するデジタルｖＣＯ
を構成することができる。なお、これ以外にもデジタル
■ＣＯの構成方法であっても良い。

第４図は、本発明の実施例のデジタルローパスフィルタ
回路と、クロック数２とに係る説明図である。

図ニオいて、デジタルローパスフィルタ回路１２はＰＬ
Ｌ論理動作をする論理回路１２ａとレジスタ１２ｂとに
より構成され、位相差データＰＤを入力して、比クロッ
ク数ｚＯを出力する機能を有している。なお比クロック
数Ｚｏと基準クロック数Ｚｓとが加算器３７により加算
され、デジタルＶＣＯに入力するクロック数２が作成さ
れる。

第５図は、本発明の実施例のデジタルＰＬＬ回路に係る
動作タイムチャートであり、例えばテレビ信号の水平同
期信号をＰＬＬ処理する動作を示している。

図において、Ｔｔ　はテレビ（ＴＶ）の水平同期信号の
時刻、旧はＴＶの水平同期信号、Ｚはクロック数、ＤＩ
、Ｄｚはレジスタ２６．２７の出力データ、Ｄ、は−数
構出データ、Ｄ、、Ｄマはレジスタ２９，３０の出力デ
ータ、Ｄ？　、Ｄａはレジスタ３０．３２の出力データ
、ＰＤはレジスタ３５と３６のデータ差を表す位相差デ
ータ、　Ｚｏはデジタルローパスフィルタ１２の出力デ
ータであり、比クロック数を表すものである。

なお、レジスタ２６．２７に初期値１０００．デジタル
ローパスフィルタ１２に初期ＭＯが入っている場合の動
作チャートであり、また、基準周期のクロック数Ｚを１
０００と仮定、水平同期信号Ｈｉの周期を１０００と仮
定、水平同期信号旧とデジタル■ＣＯの周期の終わり（
内部カウンタ２５）の位相さが当初３あったと仮定し、
水平同期信号旧の周期１０００と、基準周期のクロック
数１０００とが一致している場合を想定した動作例を示
している。

次に、このｖＣＯの出力と外部信号（この場合は、テレ
ビの水平同期信号）との位相差を検出する手段に併せて
、デジタルＰＬＬ動作について第２図の回路を参考にし
て説明する。先のデジタルｖｃｏｉａで説明したように
、該デジタル■Ｃ０１３の１１１期の完了時の経過時間
が整数部についてはレジスタ２９に、少数部については
レジスタ３１に格納されている。この値とテレビの水平
同期信号Ｈｉがきた時の経過時間、例えばＴ、ｗａ１０
０３との差をとれば、テレビの水平同期信号旧とデジタ
ルｖＣＯの１１１１期の完了時刻、例えばＴｔ−１００
０との時間差が分かる。テレビの水平同期信号旧が入力
された時の時刻の整数部は、カウンタ２５の出力から取
り出すことが可能である。

従って、テレビの水平同期信号旧が入力されたことを検
出する変化点検出回路２３で水平同期信号旧の変化点を
検出し、その時の時刻、すなわちカウンタ２５の値をレ
ジスタ３０に格納する。また少数部分については、シス
テムクロック以下の位相差を検出する回路２４で、少数
部を検、出する。

位相差検出回路２４は、色々な実現方法があるが、例え
ばｎ段遅延素子とｎｂｉｔレジスタにより構成される位
相差検出方式がある。

このようにして水平同期信号旧が入力された時の時刻を
整数部をレジスタ３０、少数部をレジスタ３２に格納す
る。その後、１周期の変化時刻を記憶したレジスタ２９
．３１とレジスタ３０゜３２の差を加算器３３（整数部
演算）と３４（少数部演算）で計算する。加算器３３．
３４は、通常の加算器であり、加算器３４のキャリーが
加算器３３に接続されて整数部と少数部の連携をとって
いる。加算器３３．３４の出力は、整数部はレジスタ３
５．少数部がレジスタ３６に記憶される。

このレジスタ３５及び３６にテレビの水平同期信号旧と
デジタルｖＣＯのＩＮＩＭの完了時刻との間の位相差情
報ＰＤが記憶される。

検出さた位相差情報ＰＤは、ＰＬＬの理論に基づいて計
算さ、れたローパスフィルタに入力される。

ローパスフィルタの出力Ｚｏ　（比クロック数）は、基
本的には、デジタルｖＣＯを下記のように制御するよう
動作する。

もし、検出された位相差がプラスの値なら、デジタルｖ
ＣＯの１周期の終わりに対して水平同期信号Ｈｉの位相
がそれだけ進んでいる。従って、デジタルｖＣＯへ人力
するクロック数２の値を大きくする。クロック数Ｚが大
きくなるとＶＣＯの発振周波数がそれだけ遅くなり、次
の回には、デジタルｖＣＯの１周期の終わりと水平同期
信号旧の進みが前回より少し減る。しかし相変わらず進
んでいるので、この情報がローパスフィルタを通してク
ロック数２に加算され、逐次水平同期信号旧と１周期の
終わりの時間差（位相差）が減っていく。

ローパスフィルタの形式にもよるが、−ａ的には、この
動作が繰り返され、ある時点で、位相差が一回マイナス
になり（つまり、位相を合わせようとして行き過ぎてし
まう）、今度は、逆にクロック数Ｚを小さくする方向に
ローパスフィルタの出力Ｚｏが働ぐ、これを何度か繰り
返して最終的には、水平同期信号旧とデジタルｖＣＯの
１周期の終わりのタイミングがぴったり一致するように
制御が行われる。

これにより、水平同期信号旧をデジタルＰＬＬ処理して
、該水平同期信号旧に同期した水平同期信号Ｈｏを出力
することができる。

このようにして、外来入力信号Ｓｉ、例えば水平同期信
号の１周期間が、例えばシステムクロック（色副搬送波
ｆｓｃの４倍、４ｆｓｃのクロック約７０［ｎｓ））に
よって分割され、その１周期間に含まれるシステムクロ
ックのり０７り数が整数部と少数部、例えば少数点以下
第二〜三位まで計数され、予め外来入力信号ＳＬに含ま
れるシステムクロックの基準クロック数と比較され、そ
の位相差データＰＤをデジタルローパスフィルタ１２を
介して、デジタル電圧可変発振手段（ＶＣＯ）１３に帰
還されるため、システムクロ２りの少数部に依存される
精度、例えば７０（ｎｓ）ｘ少数部の値で表されるクロ
ック精度により外来人力信号Ｓｉに同期した出力信号Ｓ
ｏを出力することができる。

これにより、従来のようなアナログ回路を混入するデジ
タルＰＬＬ回路に替えて、完全デジタルＰＬＬ回路を構
成することができ、併せてシステクロック以下のクロッ
ク事ｎ度によりデジタルＰＬＬ処理をすることが可能と
なる。

〔発明の効果〕

以上説明したように本発明によれば、外来人力信号を分
割するシステムクロックの整数部と少数部とを加算演算
することができるので、アナログ回路を混在するデジタ
ルＰＬＬ回路に替えて、システムクロック以下のクロッ
ク精度により、外来入力信号のデジタルＰＬＬ処理をす
ることが可能となる。

これにより、水平同期信号等の位相ずれを原因とするジ
ッタ現象を無くすことができ、高品質。

高画質のデジタルテレビ表示制御装置等を構成すること
が可能となる。

【図面の簡単な説明】

第１図は、本発明の実施例のデジタルＰＬＬ回路に係る
原理図、第２図は、本発明の実施例のデジタルＰＬＬ回路に係る
構成図、第３図は、本発明の実施例に係るデジタル電圧可変発振
手段の動作タイムチャート、第４図は、本発明の実施例のデジタルローパスフィルタ
回路と、クロック数Ｚとに係る説明図、第５図は、本発
明の実施例のデジタルＰＬＬ回路に係る動作タイムチャ
ート、第６図は、従来例に係るデジタルＰＬＬ回路を説明する
システムブロック図、第７図は、従来例に係るデジタルＰＬＬ回路のｍＢを説
明する図である。（符号の説明）１１・・・デジタル位相差検出手段、１２．３・・・デジタルローパスフィルタ、１３・・・
デジタル電圧可変発振手段、１．２３・・・変化点検出
回路、２．２４・・・位相差検出回路、４．２５・・・プログラムカウンタ（カウンタ）、５　
、　２８　・＝Ｓｉ　／　Ｓｏ−数構出回路、６・・・
画面、７・・・水平走査線、８・・・画面ぶれ、７ａ・・・電子ビーム、２１．２２．３３，３４．３７・・・加算器、２６．２
７，２９．　３０，３１，３２．３５゜３６．１２ｂ・
・・レジスタ、１２ａ・・・論理回路、Ｚ・・・クロック数、Ｚｏ・・・比クロック数（デジタルローパスフィルタの
出力データ）、ｚ３・・・基準周期のクロック数、Ｓｔ、　（旧）・・・外部入力信号（水平同期信号）、
Ｓｏ、（Ｈｏ）・・・外部入力信号にロックされた出力
信号（同期引き込みされた水平同期信号）、 φ、φＳ・・・システムクロック、ＰＤ・・・位相差データ、Ｄ、・・・カウンタ２５の出力データ、Ｄ８・・・クロ
ック数Ｚを表すデータ、Ｄ、・・・レジスタ２６の出力
データ、Ｄ４・・・−敗（検出）データ、Ｄ、・・・レジスタ２９の出力データ、Ｄ６・・・レジ
スタ２７の出力データ、Ｄｌ・・・レジスタ３０の出力
データ、Ｄ。・・・レジスタ３２の出力データ。

Claims

【特許請求の範囲】

（１）外来入力信号（Ｓｉ）のデジタル位相情報を検出
するデジタル位相検出手段（１１）と、ＰＬＬ論理動作
をするデジタルローパスフィルター（１２）と、デジタ
ル位相情報に基づいて、出力信号（Ｓｏ）の位相を可変
するデジタル電圧可変発振手段（１３）とを具備し、外来入力信号（Ｓｉ）の１周期間を分割するシステムク
ロックのクロック数を計数し、該クロック数に応じて外
来入力信号の位相を制御し、該外来入力信号（Ｓｉ）に
同期する出力信号（Ｓｏ）を出力させることを特徴とす
るデジタルＰＬＬ回路。
（２）前記デジタル電圧可変発振手段（１３）の発振周
波数の一周期がクロック数（Ｚ）で表現され該クロック
数（Ｚ）の整数部と、少数部とを加算演算をする手段を
具備することを特徴とする請求項１記載のデジタルＰＬ
Ｌ回路。