JPH0214618A - デジタルpll回路 - Google Patents

デジタルpll回路

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JPH0214618A
JPH0214618A JP63164444A JP16444488A JPH0214618A JP H0214618 A JPH0214618 A JP H0214618A JP 63164444 A JP63164444 A JP 63164444A JP 16444488 A JP16444488 A JP 16444488A JP H0214618 A JPH0214618 A JP H0214618A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 デジタルPLL回路、特にFMマルチプレクス復調回路
やテレビ同期信号発生回路等に用いるデジタルP L 
L (Phase Locked Loop)回路の完
全デジタル化に関し、 容量成分、インダクタンス成分を必要とするアナログ回
路を混在するデジタルPLL回路に替えて、システムク
ロック以下のクロック精度により、外来入力信号をデジ
タルPLL処理することを目的とし、 外来入力信号のデジタル位相情報を検出するデジタル位
相検出手段と、PLL論理動作をするデジタルローパス
フィルターと、デジタル位相情報に基づいて、外来入力
信号の位相を可変するデジタル電圧可変発振手段とを具
備し、外来入力信号の1周期間を分割するシステムクロ
ックのクロック数を計数し、該クロック数に応じて外来
入力信号の位相を制御し、該外来入力信号に同期した出
力信号を出力させることを含み構成し、前記デジタル電
圧可変発振手段の発振周波数の一周期がクロック数で表
現され該クロック数の整数部と、少数部とを加算演算を
する手段を具備することを含み構成する。
〔産業上の利用分野〕
本発明は、デジタルPLL回路に関するものであり、更
に詳しく言えばFMマルチプレクス復調回路やテレビ同
期信号発生回路等に用いるPLL(Phase Loc
ked Loop)回路の完全デジタル化に関するもの
である。
近年、アナログ方式のPLL回路では、容量成分、イン
ダクタンス成分が必要になり、これをIC化することは
困難であった。
しかし、V T R(Video Tape Reco
rder)やLASERDISC等の非標準信号入力時
に、カラーバーストキャリアと水平同期信号との位相に
対応した映像信号の補正を必要とするデジタルテレビ映
像信号処理回路等において、位相情報として、デジタル
形式の情報が必要となる場合がある。
〔従来の技術〕
第6〜7図は従来例に係る説明図であり、第6図は従来
例に係るデジタルPLL回路を説明する図を示している
図において、1は外来入力信号Siの変化点を検出する
変化点検出回路である。なお外来入力信号Siはテレビ
信号などの複合映像信号に含まれる水平同期信号やFM
(周波数変調)波に含まれるベースバンド信号などであ
る。2はシステムクロックφを最小単位として動作する
内部回路と、外来入力信号SLとの位相差を検出する位
相差検出回路、3はPLL論理動作をするローパスフィ
ルター、4はシステムクロックφを最小単位として動作
し、かつV CO(Voltage Controll
edOsc目1ator、電圧制御発振器)に相当すフ
ログラムカウンタ、5はSi/So−数構出回路であり
、外来入力信号SIと、外来入力信号S1に同期又はロ
ックした出力信号Soとが一致した状態について、「0
」の値を検出するものである。
なお、その動作は、外来信号Siの立ち上がりや立ち下
がり等の変化を変化点検出回路lが検出し、そのカウン
ターの値を位相差検出回路2が保持し、これが位相差情
報となり、この情報に基づいてデジタルローパスフィル
タがPLL論理に沿って処理をし、アナログPLLのV
 CO(VoltageControlled 0sc
illator)に相当するプログラムカウンタ4を制
御し、外来入力信号Siに同期又はロックした出力信号
Soにするものである。
例えば、外来入力信号Stに対して、出力信号SOの位
相が遅れている場合は、プラスの位相情報が位相差検出
回路2で検出され、デジタルローパスフィルター3を介
してプログラムカウンター4にカウント周期を上げるよ
うに指示する。
また、外来入力信号Siに対して、出力信号2の位相が
進んでいる場合は、マイナスの情報が位相差検出回路2
に入力され、これがデジタルローパスフィルター3を介
してプログラムカウンタ4の周期を下げるように働く、
この動作が何回か繰り返され、外来入力信号S+と出力
信号Soとが一致するまで続けられ、最終的には両者が
同期又はロック状態になる。第7図は、従来例に係るデ
ジタルPLL回路の課題の説明図である。
図において、6はCRT装置等の画面であり、7は電子
ビーム7aが画面の一端から他端への移動する水平走査
線である。なお、その水平周期は63.5 (μS〕で
ある。
また、デジタルテレビ信号処理回路等のデジタルPLL
回路で、水平同期信号をPLLロックする場合は、シス
テムクロックφが例えば色副搬送波の4倍の4fsc、
すなわち、約70 (ns)周期であるため、画面上の
クロック精度は±70(ns)となる、これにより画面
の左右において、画面ぶれ8を生ずることがある。
これは、同図において、一般に画面を縦方向に1/63
50分割した場合、その分割された周期が約5〜10(
ns)となり、このクロック範囲内で水平同期信号のP
LLロック処理することにより、画面の揺れ(ぶれ)が
無くなり、視覚的に高画質・高品質な画像と認められる
ものである。
〔発明が解決しようとする課題〕
ところで従来例のデジタルPLL回路では、PLL系の
V CO(Voltage Controlled 0
scillator)に当たるプログラムカウンタ4や
、位相差を検出する位相差検出回路2はシステムクロッ
クφを最小単位として動作している。
このため、一般にデジタルPLL回路の精度がシステム
クロックφに依存されるため、システムクロックφ以下
の精度を必要とする場合、例えばテレビ信号の水平同期
信号等をPLL処理して、精度良い水平同期信号や位相
情報を得ることができない。
これにより、第7図に示すように画面ぶれ8を生ずるこ
とがあり、従来のシステムクロックφにより最小動作を
するデジタルPLL回路では、7゜(ns)のクロック
精度以下の精度を実現できないという問題がある。
本発明は、かかる従来例の課題に鑑み創作されたもので
あり、容量成分、インダクタンス成分を必要とするアナ
ログ回路を混在するデジタルPLL回路に替えて、シス
テムクロック以下のクロック精度により、外来入力信号
をデジタルPLL処理することを可能とするデジタルP
LL回路の提供を目的とする。
(!II!lを解決するための手段〕 本発明のデジタルPLL回路は、その原理図を第1図に
、その一実施例を第2〜5図に示すように、その原理構
成を外来入力信号Siのデジタル位相情報を検出するデ
ジタル位相検出手段11と。
PLL論理動作をするデジタルローパスフィルター12
と、デジタル位相情報に基づいて、出力信号Soの位相
を可変するデジタル電圧可変発振手段13とを具備し、
外来入力信号Stの1周期間を分割するシステムクロッ
クのクロック数を計数し、該クロック数に応じて外来入
力信号の位相を制御し、該外来入力信号に同期した出力
信号Soを出力させることを特徴とし、 前記デジタル電圧可変発振手段13の発振周波数の一周
期がクロック数2で表現され該クロック数Zの整数部と
、少数部とを加算演算をする手段を具備することを特徴
とし、上記目的を達成する。
〔作用〕
本発明によれば、外来入力信号SIの1周期間がシステ
ムクロックによって分割され、そのlI′!lvI間に
含まれるシステムクロックのクロック数が整数部と少数
部、例えば小数点以下第二〜三位まで計数され、予め外
来入力信号S1に含まれるシステムクロックの基準クロ
ック数と比較され、その位相差データをデジタルローパ
スフィルタを介してデジタル電圧可変発振(VCO)手
段に帰還されるためシステムクロックの少数部に依存さ
れる精度により外来入力信号SIに同期した出力信号S
oを出力することができる。
これにより従来のようなアナログ回路を混入するデジタ
ルPLL回路に替えて、完全デジタルPLL回路を構成
することができ、併せてシステムクロック以下のクロッ
ク精度によりデジタルPLL処理をすることが可能とな
る。
〔実施例〕
次に図を参照しながら本発明の実施例について説明をす
る。
第2〜5図は本発明の実施例に係るデジタルPLL回路
を説明する図であり、第2図は、本発明の実施例のデジ
タルPLL回路に係る構成図を示している。
図において、11はデジタル位相差検出手段であり、外
来入力信号Siに、例えばテレビ信号等の水平同期信号
旧を入力し、その位相差データPDを出力する機能を有
している。なお、デジタル位相検出手段13は、システ
ムクロック以下のクロック精度で動作する。例えば後述
のクロック数Zの少数部の演算を分担する位相検出回路
24゜レジスタ31.32,36.加算器34と、水平
同期信号Hの立ち下がり等の変化点を検出する変化点回
路23と、クロック数Zの整数部の演算をするレジスタ
30,35.加算器33により構成されている。
また、12はデジタルローパスフィルタであり、デジタ
ル位相差検出手段11から出力される位相差データPD
をPLL論理に沿って処理し、位相差をクロック数で表
す比クロック数Zoを出力する機能を有している。
13は、デジタル電圧可変発振(VCO)手段であり、
デジタルローパスフィルタより出力されるクロック数Z
により、入力された水平同期信号旧が同期引き込まれた
水平同期信号Haを出力する機能を有している。なおデ
ジタル700手段13は、システムクロック以下のクロ
ック精度により動作する加算器22.レジスタ27と、
加算器21、カウンタ25.レジスタ26.29及び−
数構出回路2Bにより構成されている。
また、37は加算器であり、比クロック数Zoと基準周
期のり・ロック数23を加算して、クロック数Zを出力
する機能を有している。なおりロック数Zがデジタルv
COの発振周波数の1周期に表するものである。
これ等により本発明の実施例に係るデジタルPLL回路
を構成する。
なお、第3図に本発明の実施例に係るデジタル電圧可変
発振手段の動作タイムチャートを示している。
同図はデジタル700手段13を、外来入力信号Siと
して水平同期信号旧(周gJ163.5 (tt s 
) )、システムクロック(色副搬送波fscの4倍の
4 fsc(周期70 (ns))としてデジタルPL
L処理した際、水平同期信号Siの一周期が910クロ
ック動作から1000クロツク動作に変化した場合を示
すタイムチャートである。
図において、貼はカウンタ25の出力データ2D8はク
ロ7り数2を表すデータ、D、はレジスタ26の出力デ
ータ、D4は一致(検出)データ。
D5はレジスタ29の出力データである。なお出力デー
タD、が入力された水平同期信号Siに同期した水平同
期信号Haとなる。
ここで、クロック数Zについて詳述すると、これはデジ
タルvCOの発振周波数の周期を一周期クロック数を単
位として表現するものである。このクロック数2にはシ
ステムクロック以上の部分(以下整数部と称する)とシ
ステムクロック以下の部分(以下少数部と称する)が存
在する。少数部は、加算器22.レジスタ27で処理さ
れ、少数部と整数部は、加算器21と22を結ぶキャリ
ーでつながれ連動する。少数部と整数部とは、同じ動作
をするので、まず整数部分の動作を説明しその後、その
回路に少数部分がついた時の動作を説明する。
整数部分の動作は、(少数部分を考慮しない場合)第3
図のタイムチャートに示される。
まず、カウンタ25が経過したクロック数Zを数値化す
るものであり、時間の経過をシステムクロックを基準に
数値表現している。無限に数値表現する場合は無限に大
きなカウンタ25が必要になり実現不可能であるが、本
発明では、水平同期信号旧の周期より充分長い周期の時
間を表現出来るカウンタ25を実現出来れば、回路動作
上は問題がない、しかし説明を分かり易くするため、カ
ウンター25は無限のカウンタ機能を有するものと仮定
する。
先程述べたように、クロック数Zという数値がこのvC
Oの周期を表現する。そしてレジスタ29に経過した時
間が一周期ごとに更新されて入っている0例えば、最初
の第一周期の完了ポイントが910 、次の第二周期の
完了ポイントが1820、第三周期の完了ポイントが2
730と周期1・2・3・・・の各周期の経過時間がレ
ジスタ29に蓄積される。
またレジスタ26には、次の周期の完了時点での経過時
間が入力されている。
動作を順を追って説明する。まず、当初レジスタ26に
初期定数910が入っていてカウンタ25が初期値Oよ
り動作を開始したとする。次に、カウンター25の値が
910に達したところで、以下のような動作を開始する
。まず、カウンター25の値とレジスタ26の値の一致
を検出する一致検出回路28より一致信号(−敗データ
D4)が出力される。この−敗信号をきっかけとして、
1周期完了時点の時間経過記録レジスタ29にその周期
が完了した時の時間を記憶する。また、レジスタ26に
は、その周期が完了した時間プラスVCOの周期(クロ
ック数Z)が加算され、結果として、その周期の完了時
間が記憶される。同図のタイムチャートは、この動作を
表したものである。
また、クロック数Zすなわち、1周期のクロック数を最
初の910から1000に変更した場合は、1周期完了
時点で、レジスタ26には、完了した時の時間に100
0を加算した値が加算され、周期は、910クロツクか
ら1000クロツクに変化する。もし、この回路に少数
部があれば、整数部と少数部が1周期完了時点で加算さ
れ、システムクロック以下のクロック精度を持つデジタ
ルvCOが実現する。
次に例えば、クロック数2に少数部を含む910.2と
いう値が入っていたとすると、1周期完了する毎に91
0.2という値が加算され、これを5回繰り返すと少数
部から整数部へプラス1のキャリーが発生する。
以上のようにしてシステムクロック(4fsc約70(
ns))以下のクロック精度で動作するデジタルvCO
を構成することができる。なお、これ以外にもデジタル
■COの構成方法であっても良い。
第4図は、本発明の実施例のデジタルローパスフィルタ
回路と、クロック数2とに係る説明図である。
図ニオいて、デジタルローパスフィルタ回路12はPL
L論理動作をする論理回路12aとレジスタ12bとに
より構成され、位相差データPDを入力して、比クロッ
ク数zOを出力する機能を有している。なお比クロック
数Zoと基準クロック数Zsとが加算器37により加算
され、デジタルVCOに入力するクロック数2が作成さ
れる。
第5図は、本発明の実施例のデジタルPLL回路に係る
動作タイムチャートであり、例えばテレビ信号の水平同
期信号をPLL処理する動作を示している。
図において、Tt はテレビ(TV)の水平同期信号の
時刻、旧はTVの水平同期信号、Zはクロック数、DI
、Dzはレジスタ26.27の出力データ、D、は−数
構出データ、D、、Dマはレジスタ29,30の出力デ
ータ、D? 、Daはレジスタ30.32の出力データ
、PDはレジスタ35と36のデータ差を表す位相差デ
ータ、 Zoはデジタルローパスフィルタ12の出力デ
ータであり、比クロック数を表すものである。
なお、レジスタ26.27に初期値1000.デジタル
ローパスフィルタ12に初期MOが入っている場合の動
作チャートであり、また、基準周期のクロック数Zを1
000と仮定、水平同期信号Hiの周期を1000と仮
定、水平同期信号旧とデジタル■COの周期の終わり(
内部カウンタ25)の位相さが当初3あったと仮定し、
水平同期信号旧の周期1000と、基準周期のクロック
数1000とが一致している場合を想定した動作例を示
している。
次に、このvCOの出力と外部信号(この場合は、テレ
ビの水平同期信号)との位相差を検出する手段に併せて
、デジタルPLL動作について第2図の回路を参考にし
て説明する。先のデジタルvcoiaで説明したように
、該デジタル■C013の111期の完了時の経過時間
が整数部についてはレジスタ29に、少数部については
レジスタ31に格納されている。この値とテレビの水平
同期信号Hiがきた時の経過時間、例えばT、wa10
03との差をとれば、テレビの水平同期信号旧とデジタ
ルvCOの1111期の完了時刻、例えばTt−100
0との時間差が分かる。テレビの水平同期信号旧が入力
された時の時刻の整数部は、カウンタ25の出力から取
り出すことが可能である。
従って、テレビの水平同期信号旧が入力されたことを検
出する変化点検出回路23で水平同期信号旧の変化点を
検出し、その時の時刻、すなわちカウンタ25の値をレ
ジスタ30に格納する。また少数部分については、シス
テムクロック以下の位相差を検出する回路24で、少数
部を検、出する。
位相差検出回路24は、色々な実現方法があるが、例え
ばn段遅延素子とnbitレジスタにより構成される位
相差検出方式がある。
このようにして水平同期信号旧が入力された時の時刻を
整数部をレジスタ30、少数部をレジスタ32に格納す
る。その後、1周期の変化時刻を記憶したレジスタ29
.31とレジスタ30゜32の差を加算器33(整数部
演算)と34(少数部演算)で計算する。加算器33.
34は、通常の加算器であり、加算器34のキャリーが
加算器33に接続されて整数部と少数部の連携をとって
いる。加算器33.34の出力は、整数部はレジスタ3
5.少数部がレジスタ36に記憶される。
このレジスタ35及び36にテレビの水平同期信号旧と
デジタルvCOのINIMの完了時刻との間の位相差情
報PDが記憶される。
検出さた位相差情報PDは、PLLの理論に基づいて計
算さ、れたローパスフィルタに入力される。
ローパスフィルタの出力Zo (比クロック数)は、基
本的には、デジタルvCOを下記のように制御するよう
動作する。
もし、検出された位相差がプラスの値なら、デジタルv
COの1周期の終わりに対して水平同期信号Hiの位相
がそれだけ進んでいる。従って、デジタルvCOへ人力
するクロック数2の値を大きくする。クロック数Zが大
きくなるとVCOの発振周波数がそれだけ遅くなり、次
の回には、デジタルvCOの1周期の終わりと水平同期
信号旧の進みが前回より少し減る。しかし相変わらず進
んでいるので、この情報がローパスフィルタを通してク
ロック数2に加算され、逐次水平同期信号旧と1周期の
終わりの時間差(位相差)が減っていく。
ローパスフィルタの形式にもよるが、−a的には、この
動作が繰り返され、ある時点で、位相差が一回マイナス
になり(つまり、位相を合わせようとして行き過ぎてし
まう)、今度は、逆にクロック数Zを小さくする方向に
ローパスフィルタの出力Zoが働ぐ、これを何度か繰り
返して最終的には、水平同期信号旧とデジタルvCOの
1周期の終わりのタイミングがぴったり一致するように
制御が行われる。
これにより、水平同期信号旧をデジタルPLL処理して
、該水平同期信号旧に同期した水平同期信号Hoを出力
することができる。
このようにして、外来入力信号Si、例えば水平同期信
号の1周期間が、例えばシステムクロック(色副搬送波
fscの4倍、4fscのクロック約70[ns))に
よって分割され、その1周期間に含まれるシステムクロ
ックのり07り数が整数部と少数部、例えば少数点以下
第二〜三位まで計数され、予め外来入力信号SLに含ま
れるシステムクロックの基準クロック数と比較され、そ
の位相差データPDをデジタルローパスフィルタ12を
介して、デジタル電圧可変発振手段(VCO)13に帰
還されるため、システムクロ2りの少数部に依存される
精度、例えば70(ns)x少数部の値で表されるクロ
ック精度により外来人力信号Siに同期した出力信号S
oを出力することができる。
これにより、従来のようなアナログ回路を混入するデジ
タルPLL回路に替えて、完全デジタルPLL回路を構
成することができ、併せてシステクロック以下のクロッ
ク事n度によりデジタルPLL処理をすることが可能と
なる。
〔発明の効果〕
以上説明したように本発明によれば、外来人力信号を分
割するシステムクロックの整数部と少数部とを加算演算
することができるので、アナログ回路を混在するデジタ
ルPLL回路に替えて、システムクロック以下のクロッ
ク精度により、外来入力信号のデジタルPLL処理をす
ることが可能となる。
これにより、水平同期信号等の位相ずれを原因とするジ
ッタ現象を無くすことができ、高品質。
高画質のデジタルテレビ表示制御装置等を構成すること
が可能となる。
【図面の簡単な説明】
第1図は、本発明の実施例のデジタルPLL回路に係る
原理図、 第2図は、本発明の実施例のデジタルPLL回路に係る
構成図、 第3図は、本発明の実施例に係るデジタル電圧可変発振
手段の動作タイムチャート、 第4図は、本発明の実施例のデジタルローパスフィルタ
回路と、クロック数Zとに係る説明図、第5図は、本発
明の実施例のデジタルPLL回路に係る動作タイムチャ
ート、 第6図は、従来例に係るデジタルPLL回路を説明する
システムブロック図、 第7図は、従来例に係るデジタルPLL回路のmBを説
明する図である。 (符号の説明) 11・・・デジタル位相差検出手段、 12.3・・・デジタルローパスフィルタ、13・・・
デジタル電圧可変発振手段、1.23・・・変化点検出
回路、 2.24・・・位相差検出回路、 4.25・・・プログラムカウンタ(カウンタ)、5 
、 28 ・=Si / So−数構出回路、6・・・
画面、 7・・・水平走査線、 8・・・画面ぶれ、 7a・・・電子ビーム、 21.22.33,34.37・・・加算器、26.2
7,29. 30,31,32.35゜36.12b・
・・レジスタ、 12a・・・論理回路、 Z・・・クロック数、 Zo・・・比クロック数(デジタルローパスフィルタの
出力データ)、 z3・・・基準周期のクロック数、 St、 (旧)・・・外部入力信号(水平同期信号)、
So、(Ho)・・・外部入力信号にロックされた出力
信号(同期引き込みされた水平同期信 号)、 φ、φS・・・システムクロック、 PD・・・位相差データ、 D、・・・カウンタ25の出力データ、D8・・・クロ
ック数Zを表すデータ、D、・・・レジスタ26の出力
データ、D4・・・−敗(検出)データ、 D、・・・レジスタ29の出力データ、D6・・・レジ
スタ27の出力データ、Dl・・・レジスタ30の出力
データ、D。 ・・・レジスタ32の出力データ。

Claims (2)

    【特許請求の範囲】
  1. (1)外来入力信号(Si)のデジタル位相情報を検出
    するデジタル位相検出手段(11)と、PLL論理動作
    をするデジタルローパスフィルター(12)と、デジタ
    ル位相情報に基づいて、出力信号(So)の位相を可変
    するデジタル電圧可変発振手段(13)とを具備し、 外来入力信号(Si)の1周期間を分割するシステムク
    ロックのクロック数を計数し、該クロック数に応じて外
    来入力信号の位相を制御し、該外来入力信号(Si)に
    同期する出力信号(So)を出力させることを特徴とす
    るデジタルPLL回路。
  2. (2)前記デジタル電圧可変発振手段(13)の発振周
    波数の一周期がクロック数(Z)で表現され該クロック
    数(Z)の整数部と、少数部とを加算演算をする手段を
    具備することを特徴とする請求項1記載のデジタルPL
    L回路。
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