JPH1115428A - 水平表示幅調整回路 - Google Patents
水平表示幅調整回路Info
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- JPH1115428A JPH1115428A JP9163805A JP16380597A JPH1115428A JP H1115428 A JPH1115428 A JP H1115428A JP 9163805 A JP9163805 A JP 9163805A JP 16380597 A JP16380597 A JP 16380597A JP H1115428 A JPH1115428 A JP H1115428A
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Abstract
(57)【要約】
【課題】 ディジタル表示デバイスの水平表示幅を可変
する際に映像に乱れが生じないようにする。 【解決手段】 映像信号をＡ／Ｄ変換部１でディジタル
変換し、メモリ制御部４よりの信号でフィールドメモリ
２に書込み、読出し、ディジタル映像処理部３で処理し
表示デバイスに入力する。水平表示幅の可変は、端子11
より分周値Ｎの設定データを入力し、端子12よりの設定
クロックを設定クロックタイミングシフト部13でシフト
しＰＬＬ部６の１／Ｎ分周器10の分周値を設定する。Ｓ
Ｗ制御部15は設定クロックの入力にてスイッチ５をオフ
し、フィールドメモリの制御（映像データの書込み）を
停止し、ＰＬＬ部６のロックによるロック検出部14より
の信号でスイッチをオンし、フィールドメモリの制御を
開始する。
する際に映像に乱れが生じないようにする。 【解決手段】 映像信号をＡ／Ｄ変換部１でディジタル
変換し、メモリ制御部４よりの信号でフィールドメモリ
２に書込み、読出し、ディジタル映像処理部３で処理し
表示デバイスに入力する。水平表示幅の可変は、端子11
より分周値Ｎの設定データを入力し、端子12よりの設定
クロックを設定クロックタイミングシフト部13でシフト
しＰＬＬ部６の１／Ｎ分周器10の分周値を設定する。Ｓ
Ｗ制御部15は設定クロックの入力にてスイッチ５をオフ
し、フィールドメモリの制御（映像データの書込み）を
停止し、ＰＬＬ部６のロックによるロック検出部14より
の信号でスイッチをオンし、フィールドメモリの制御を
開始する。
Description
【０００１】
【発明の属する技術分野】本発明は水平表示幅調整回路
に係り、映像の水平表示幅を拡大・縮小する場合に映像
が乱れないようにするものに関する。
に係り、映像の水平表示幅を拡大・縮小する場合に映像
が乱れないようにするものに関する。
【０００２】
【従来の技術】プラズマディスプレイパネルあるいは液
晶パネル等のディジタル表示デバイスを用いる表示装置
では、例えば、図10に示すように、映像信号をＡ／Ｄ変
換部１でディジタル信号に変換し、２つのフィールドメ
モリ２に１フィールドずつ交互に書込み、交互に読出し
てディジタル映像処理部３に入力し、水平周波数の倍速
化（飛越走査を線順次走査に変換）および垂直ライン数
の拡大・縮小等の処理を行い、表示デバイスに印加す
る。この場合、ディジタル信号の１データは表示デバイ
スの１画素に対応するので、映像の水平表示幅はディジ
タル変換時の１水平ラインのサンプリング数によって決
まる。従って、水平表示幅を変化させるにはＰＬＬ（位
相同期ループ）部６よりＡ／Ｄ変換部１に印加するサン
プリング用のクロックの周波数を変化させればよい。Ｐ
ＬＬ部６の出力クロックの周波数は入力される水平同期
信号(H-sync)の周波数×Ｎ（Ｎは１／Ｎ分周器10の分周
値）であり、この分周値Ｎを可変すればよい。すなわ
ち、１／Ｎ分周器10にて、ＶＣＯ９の出力クロックを計
数し、計数値が所定値Ｘ（比較信号の周期＝分周値）に
なったときセット・リセット型フリップフロップ（S-R-
FF）回路をセットし、計数値が所定値Ｙ（比較信号のデ
ューティー比）になったときS-R-FF回路をリセットする
ようにし、上記Ｘすなわち分周値Ｎを設定し直すことに
よってクロック周波数を可変し、１水平ラインの画素数
を可変し、映像の水平表示幅を可変する。
晶パネル等のディジタル表示デバイスを用いる表示装置
では、例えば、図10に示すように、映像信号をＡ／Ｄ変
換部１でディジタル信号に変換し、２つのフィールドメ
モリ２に１フィールドずつ交互に書込み、交互に読出し
てディジタル映像処理部３に入力し、水平周波数の倍速
化（飛越走査を線順次走査に変換）および垂直ライン数
の拡大・縮小等の処理を行い、表示デバイスに印加す
る。この場合、ディジタル信号の１データは表示デバイ
スの１画素に対応するので、映像の水平表示幅はディジ
タル変換時の１水平ラインのサンプリング数によって決
まる。従って、水平表示幅を変化させるにはＰＬＬ（位
相同期ループ）部６よりＡ／Ｄ変換部１に印加するサン
プリング用のクロックの周波数を変化させればよい。Ｐ
ＬＬ部６の出力クロックの周波数は入力される水平同期
信号(H-sync)の周波数×Ｎ（Ｎは１／Ｎ分周器10の分周
値）であり、この分周値Ｎを可変すればよい。すなわ
ち、１／Ｎ分周器10にて、ＶＣＯ９の出力クロックを計
数し、計数値が所定値Ｘ（比較信号の周期＝分周値）に
なったときセット・リセット型フリップフロップ（S-R-
FF）回路をセットし、計数値が所定値Ｙ（比較信号のデ
ューティー比）になったときS-R-FF回路をリセットする
ようにし、上記Ｘすなわち分周値Ｎを設定し直すことに
よってクロック周波数を可変し、１水平ラインの画素数
を可変し、映像の水平表示幅を可変する。
【０００３】
【発明が解決しようとする課題】ところが、分周値Ｎを
設定し直す場合、設定し直しでＰＬＬの動作が乱れ、再
度ＰＬＬがロックして安定するまでの間、画面（映像）
が乱れ、見苦しいものとなる。すなわち、水平の表示幅
を変化させる都度、映像に乱れが生じる。本発明の課題
は、クロック周波数を可変して映像の水平表示幅を可変
する際に映像が乱れないようにすることにある。
設定し直す場合、設定し直しでＰＬＬの動作が乱れ、再
度ＰＬＬがロックして安定するまでの間、画面（映像）
が乱れ、見苦しいものとなる。すなわち、水平の表示幅
を変化させる都度、映像に乱れが生じる。本発明の課題
は、クロック周波数を可変して映像の水平表示幅を可変
する際に映像が乱れないようにすることにある。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、アナログの映像信号をディジタル信号に変
換するＡ／Ｄ変換部と、Ａ／Ｄ変換のサンプリングクロ
ックを生成するＰＬＬ部と、前記Ａ／Ｄ変換部よりの映
像信号の水平周波数を倍速化および垂直ライン数の拡大
・縮小等を行うためのフィールドメモリおよびディジタ
ル映像処理部と、前記フィールドメモリの書込み・読出
しを制御するメモリ制御部とからなるものに、前記フィ
ールドメモリの制御信号をオン・オフするスイッチと、
前記ＰＬＬ部の分周器の分周値を入力する設定データ入
力部と、前記分周器に設定データ入力部よりの分周値を
設定する設定クロック入力部と、設定クロック入力部よ
り任意のタイミングで入力される設定クロックを前記ス
イッチがオフされた後までシフトする設定クロックタイ
ミングシフト部と、前記ＰＬＬ部のロックを検出するロ
ック検出部と、前記スイッチを前記設定クロックの入力
にてオフし、ロック検出部よりの信号にてオンするスイ
ッチ制御部とを設けてなる水平表示幅調整回路を提供す
るものである。
決するため、アナログの映像信号をディジタル信号に変
換するＡ／Ｄ変換部と、Ａ／Ｄ変換のサンプリングクロ
ックを生成するＰＬＬ部と、前記Ａ／Ｄ変換部よりの映
像信号の水平周波数を倍速化および垂直ライン数の拡大
・縮小等を行うためのフィールドメモリおよびディジタ
ル映像処理部と、前記フィールドメモリの書込み・読出
しを制御するメモリ制御部とからなるものに、前記フィ
ールドメモリの制御信号をオン・オフするスイッチと、
前記ＰＬＬ部の分周器の分周値を入力する設定データ入
力部と、前記分周器に設定データ入力部よりの分周値を
設定する設定クロック入力部と、設定クロック入力部よ
り任意のタイミングで入力される設定クロックを前記ス
イッチがオフされた後までシフトする設定クロックタイ
ミングシフト部と、前記ＰＬＬ部のロックを検出するロ
ック検出部と、前記スイッチを前記設定クロックの入力
にてオフし、ロック検出部よりの信号にてオンするスイ
ッチ制御部とを設けてなる水平表示幅調整回路を提供す
るものである。
【０００５】
【発明の実施の形態】本発明による水平表示幅調整回路
では、映像信号をＰＬＬ部で生成されるサンプリングク
ロックを用いてＡ／Ｄ変換部でディジタル信号に変換
し、メモリ制御部よりの信号で制御されるフィールドメ
モリに入力し、ディジタル映像処理部とで水平周波数の
倍速化および垂直ライン数の拡大若しくは縮小等を行
い、ディジタル表示デバイスに入力する。任意のタイミ
ングで入力される設定クロックを設定クロックタイミン
グシフト部で前記スイッチがオフされた後までシフト
し、ＰＬＬ部に印加し、設定データ入力部より入力した
ＰＬＬ部の分周器の分周値を設定する。フィールドメモ
リを制御するメモリ制御部よりの信号をオン・オフする
スイッチと、ＰＬＬ部のロックを検出するロック検出部
とを設け、設定クロックの入力にてスイッチ制御部を介
し前記スイッチをオフし、ロック検出部よりの信号にて
スイッチ制御部を介しスイッチをオンする。
では、映像信号をＰＬＬ部で生成されるサンプリングク
ロックを用いてＡ／Ｄ変換部でディジタル信号に変換
し、メモリ制御部よりの信号で制御されるフィールドメ
モリに入力し、ディジタル映像処理部とで水平周波数の
倍速化および垂直ライン数の拡大若しくは縮小等を行
い、ディジタル表示デバイスに入力する。任意のタイミ
ングで入力される設定クロックを設定クロックタイミン
グシフト部で前記スイッチがオフされた後までシフト
し、ＰＬＬ部に印加し、設定データ入力部より入力した
ＰＬＬ部の分周器の分周値を設定する。フィールドメモ
リを制御するメモリ制御部よりの信号をオン・オフする
スイッチと、ＰＬＬ部のロックを検出するロック検出部
とを設け、設定クロックの入力にてスイッチ制御部を介
し前記スイッチをオフし、ロック検出部よりの信号にて
スイッチ制御部を介しスイッチをオンする。
【０００６】
【実施例】以下、図面に基づいて本発明による水平表示
幅調整回路の実施例を詳細に説明する。図１は本発明に
よる水平表示幅調整回路の一実施例の要部ブロック図で
ある。図において、１はＡ／Ｄ変換部で、アナログの映
像信号をディジタル信号に変換する。２は２つのフィー
ルドメモリで、Ａ／Ｄ変換部１よりの映像信号を１フィ
ールドずつ交互に記録する。３はディジタル映像処理部
で、フィールドメモリ２よりの信号を、水平周波数の倍
速化（飛越走査信号を線順次走査信号に変換）および垂
直ライン数の拡大若しくは縮小等を行い、ディジタル表
示デバイスに入力する。４はメモリ制御部で、フィール
ドメモリ２の書込み・読出しを制御する。５はスイッチ
で、メモリ制御部４よりの制御信号をオン・オフする。
６はＰＬＬ部で、位相比較器７、低域濾波器（ＬＰＦ）
８、電圧制御発振器（ＶＣＯ）９および１／Ｎ分周器10
で構成され、入力される水平同期信号に同期したクロッ
クを生成する。11は１／Ｎ分周器10の分周値Ｎの設定デ
ータを入力する端子、12は設定データ入力端子11よりの
分周値Ｎを設定するための設定クロックを入力する端子
である。13は設定クロックタイミングシフト部で、任意
のタイミングで入力される端子12よりの設定クロックを
スイッチ５がオフされた後までシフトする。14はロック
検出部で、ＰＬＬ部６のロックを検出する。15はスイッ
チ（ＳＷ）制御部で、端子12よりの設定クロックの入力
にてスイッチ５をオフし、ロック検出部14よりの信号に
てオンする。
幅調整回路の実施例を詳細に説明する。図１は本発明に
よる水平表示幅調整回路の一実施例の要部ブロック図で
ある。図において、１はＡ／Ｄ変換部で、アナログの映
像信号をディジタル信号に変換する。２は２つのフィー
ルドメモリで、Ａ／Ｄ変換部１よりの映像信号を１フィ
ールドずつ交互に記録する。３はディジタル映像処理部
で、フィールドメモリ２よりの信号を、水平周波数の倍
速化（飛越走査信号を線順次走査信号に変換）および垂
直ライン数の拡大若しくは縮小等を行い、ディジタル表
示デバイスに入力する。４はメモリ制御部で、フィール
ドメモリ２の書込み・読出しを制御する。５はスイッチ
で、メモリ制御部４よりの制御信号をオン・オフする。
６はＰＬＬ部で、位相比較器７、低域濾波器（ＬＰＦ）
８、電圧制御発振器（ＶＣＯ）９および１／Ｎ分周器10
で構成され、入力される水平同期信号に同期したクロッ
クを生成する。11は１／Ｎ分周器10の分周値Ｎの設定デ
ータを入力する端子、12は設定データ入力端子11よりの
分周値Ｎを設定するための設定クロックを入力する端子
である。13は設定クロックタイミングシフト部で、任意
のタイミングで入力される端子12よりの設定クロックを
スイッチ５がオフされた後までシフトする。14はロック
検出部で、ＰＬＬ部６のロックを検出する。15はスイッ
チ（ＳＷ）制御部で、端子12よりの設定クロックの入力
にてスイッチ５をオフし、ロック検出部14よりの信号に
てオンする。
【０００７】次に、本発明による水平表示幅調整回路の
動作を説明する。アナログの映像信号をＡ／Ｄ変換部１
でディジタル信号に変換し、メモリ制御部４よりの制御
信号で２つのフィールドメモリ２に１フィールドずつ交
互に書込み、交互に読出し、ディジタル映像処理部３に
入力する。映像の水平表示幅を広げる、あるいは縮める
場合、ＰＬＬ部６を構成する１／Ｎ分周器10の分周値Ｎ
を変更し、ＶＣＯ９より出力されるクロックの周波数を
可変し、Ａ／Ｄ変換のサンプリング数を可変する。すな
わち、まず、１／Ｎ分周器10の分周値Ｎの設定データを
端子11より入力し、１／Ｎ分周器10をこの分周値Ｎに設
定するための設定クロックを端子12より入力する。設定
クロックは任意のタイミングで入力されるため、入力の
タイミングがフィールドの途中（映像画面内）の場合、
フィールドの途中でＰＬＬ部６のロックが外れ、映像に
乱れが生じる。この乱れを防止するため、設定クロック
（12）の入力にてＳＷ制御部15を介しスイッチ５をオフ
し、フィールドメモリ２の映像データの書込みを停止す
る。これにより、フィールドメモリ２からは同一の映像
データが繰り返し読出され、表示デバイスには静止画像
が表示される。そして、ＰＬＬ部６のロック後、スイッ
チ５をオンし、分周値Ｎに対応する水平表示幅の動画像
の表示を開始する。
動作を説明する。アナログの映像信号をＡ／Ｄ変換部１
でディジタル信号に変換し、メモリ制御部４よりの制御
信号で２つのフィールドメモリ２に１フィールドずつ交
互に書込み、交互に読出し、ディジタル映像処理部３に
入力する。映像の水平表示幅を広げる、あるいは縮める
場合、ＰＬＬ部６を構成する１／Ｎ分周器10の分周値Ｎ
を変更し、ＶＣＯ９より出力されるクロックの周波数を
可変し、Ａ／Ｄ変換のサンプリング数を可変する。すな
わち、まず、１／Ｎ分周器10の分周値Ｎの設定データを
端子11より入力し、１／Ｎ分周器10をこの分周値Ｎに設
定するための設定クロックを端子12より入力する。設定
クロックは任意のタイミングで入力されるため、入力の
タイミングがフィールドの途中（映像画面内）の場合、
フィールドの途中でＰＬＬ部６のロックが外れ、映像に
乱れが生じる。この乱れを防止するため、設定クロック
（12）の入力にてＳＷ制御部15を介しスイッチ５をオフ
し、フィールドメモリ２の映像データの書込みを停止す
る。これにより、フィールドメモリ２からは同一の映像
データが繰り返し読出され、表示デバイスには静止画像
が表示される。そして、ＰＬＬ部６のロック後、スイッ
チ５をオンし、分周値Ｎに対応する水平表示幅の動画像
の表示を開始する。
【０００８】ＳＷ制御部15は、例えば、図２に示す如く
に構成する。図３は図２に示す回路のタイムチャート
で、任意のタイミングで入力される設定クロックで第２
ＳＲ型フリップフロップ（S-R-FFと記す）回路21をセッ
トし、第２S-R-FF回路21よりの信号を入力される垂直同
期信号（V-sync）と共に第１論理積回路22で演算し、第
１論理積回路22よりの信号の立下りエッジを第１立下り
エッジ検出部23で検出し、この信号で第２S-R-FF回路21
をリセットする。そして、第１論理積回路22よりの信号
で第３S-R-FF回路24をセットし、Ｈレベルの信号を出力
し、ロック検出部14よりの信号でリセットし、出力信号
をＬレベルとする。スイッチ５は第３S-R-FF回路24より
のＨレベルの信号でオフし、Ｌレベルの信号でオンする
ので、フィールドメモリ２は設定クロックの入力された
直後のV-syncのタイミングで映像データの書込みが停止
され、表示デバイスは静止画像表示となり、その次のV-
sync以降のＰＬＬ部６がロックしたタイミングで書込み
停止を解除し、分周値Ｎに対応する水平表示幅の動画像
の表示を開始する。
に構成する。図３は図２に示す回路のタイムチャート
で、任意のタイミングで入力される設定クロックで第２
ＳＲ型フリップフロップ（S-R-FFと記す）回路21をセッ
トし、第２S-R-FF回路21よりの信号を入力される垂直同
期信号（V-sync）と共に第１論理積回路22で演算し、第
１論理積回路22よりの信号の立下りエッジを第１立下り
エッジ検出部23で検出し、この信号で第２S-R-FF回路21
をリセットする。そして、第１論理積回路22よりの信号
で第３S-R-FF回路24をセットし、Ｈレベルの信号を出力
し、ロック検出部14よりの信号でリセットし、出力信号
をＬレベルとする。スイッチ５は第３S-R-FF回路24より
のＨレベルの信号でオフし、Ｌレベルの信号でオンする
ので、フィールドメモリ２は設定クロックの入力された
直後のV-syncのタイミングで映像データの書込みが停止
され、表示デバイスは静止画像表示となり、その次のV-
sync以降のＰＬＬ部６がロックしたタイミングで書込み
停止を解除し、分周値Ｎに対応する水平表示幅の動画像
の表示を開始する。
【０００９】または、ＳＷ制御部15を、例えば、第１モ
ノマルチバイブレータ回路を設けて端子12よりの設定ク
ロックの位相をＰＬＬ部６の収束に要する時間シフト
し、端子12よりの設定クロックにてスイッチ５をオフ
し、第１モノマルチバイブレータよりの信号でオンする
ように構成してもよく、また、端子12よりの設定クロッ
クでセットされ、ロック検出部14よりの信号でリセット
される第１S-R-FF回路で構成し、第１S-R-FF回路のセッ
トでＨレベルの信号を出力し、スイッチ５をオフし、リ
セットでＬレベルの信号を出力し、スイッチ５をオンす
るようにしてもよい。
ノマルチバイブレータ回路を設けて端子12よりの設定ク
ロックの位相をＰＬＬ部６の収束に要する時間シフト
し、端子12よりの設定クロックにてスイッチ５をオフ
し、第１モノマルチバイブレータよりの信号でオンする
ように構成してもよく、また、端子12よりの設定クロッ
クでセットされ、ロック検出部14よりの信号でリセット
される第１S-R-FF回路で構成し、第１S-R-FF回路のセッ
トでＨレベルの信号を出力し、スイッチ５をオフし、リ
セットでＬレベルの信号を出力し、スイッチ５をオンす
るようにしてもよい。
【００１０】設定クロックタイミングシフト部13は、例
えば、図４に示す如くに構成する。図５は図４の回路の
タイムチャートで、端子12よりの設定クロックで第４S-
R-FF回路31をセットし、出力信号（Ｈレベル）を第２論
理積回路32に入力し、V-syncとで演算し、この出力（設
定クロック入力後の最初のV-syncにてＨレベルを出力）
を第１Ｄ型フリップフロップ（D-FFと記す）回路33にク
ロックとして入力し、第１D-FF回路33よりの反転出力を
第２D-FF回路34にクロックとして入力し、前記V-sync、
第１D-FF回路33よりの反転出力信号および第２D-FF回路
34よりの非反転出力信号を第３論理積回路35に入力し、
第３論理積回路35よりの出力、すなわち、設定クロック
が入力されてから２つ目のV-syncで出力される信号（シ
フトされた設定クロック）をＰＬＬ部６に印加する。こ
れにより、設定クロック入力後の１つ目のV-syncでフィ
ールドメモリ２の書込みを停止し、２つ目のV-syncでＰ
ＬＬ部６に新たな分周値Ｎを設定するようになる。な
お、上記第３論理積回路35よりの信号の立下りエッジを
第２立下りエッジ検出部36で検出し、この信号で第４S-
R-FF回路31、第１D-FF回路33および第２D-FF回路34をク
リアし、次の設定クロックの入力を待機する。
えば、図４に示す如くに構成する。図５は図４の回路の
タイムチャートで、端子12よりの設定クロックで第４S-
R-FF回路31をセットし、出力信号（Ｈレベル）を第２論
理積回路32に入力し、V-syncとで演算し、この出力（設
定クロック入力後の最初のV-syncにてＨレベルを出力）
を第１Ｄ型フリップフロップ（D-FFと記す）回路33にク
ロックとして入力し、第１D-FF回路33よりの反転出力を
第２D-FF回路34にクロックとして入力し、前記V-sync、
第１D-FF回路33よりの反転出力信号および第２D-FF回路
34よりの非反転出力信号を第３論理積回路35に入力し、
第３論理積回路35よりの出力、すなわち、設定クロック
が入力されてから２つ目のV-syncで出力される信号（シ
フトされた設定クロック）をＰＬＬ部６に印加する。こ
れにより、設定クロック入力後の１つ目のV-syncでフィ
ールドメモリ２の書込みを停止し、２つ目のV-syncでＰ
ＬＬ部６に新たな分周値Ｎを設定するようになる。な
お、上記第３論理積回路35よりの信号の立下りエッジを
第２立下りエッジ検出部36で検出し、この信号で第４S-
R-FF回路31、第１D-FF回路33および第２D-FF回路34をク
リアし、次の設定クロックの入力を待機する。
【００１１】あるいは、設定クロックタイミングシフト
部13を、例えば、ＳＷ制御部15よりの信号（Ｈレベル）
の立下りエッジを第３立下りエッジ検出部を設けて検出
し、この信号を第２モノマルチバイブレータを設けてＰ
ＬＬ部６の収束に要する時間シフトし、このシフトされ
た信号をＰＬＬ部６に印加するようにしてもよく、ま
た、第３モノマルチバイブレータを設け、端子12よりの
設定クロックをスイッチ５がオフされた後までシフトさ
せ、ＰＬＬ部６に印加するようにしてもよい。
部13を、例えば、ＳＷ制御部15よりの信号（Ｈレベル）
の立下りエッジを第３立下りエッジ検出部を設けて検出
し、この信号を第２モノマルチバイブレータを設けてＰ
ＬＬ部６の収束に要する時間シフトし、このシフトされ
た信号をＰＬＬ部６に印加するようにしてもよく、ま
た、第３モノマルチバイブレータを設け、端子12よりの
設定クロックをスイッチ５がオフされた後までシフトさ
せ、ＰＬＬ部６に印加するようにしてもよい。
【００１２】なお、図１の端子11（設定データ入力用）
に所要のレジスタを介挿し、端子12よりの設定クロック
をクロックとして印加し、レジスタの出力を１／Ｎ分周
器10に入力するようにしてもよい。これにより、設定ク
ロックタイミングシフト部13よりの設定クロックと設定
データの位相を合わせることができる。
に所要のレジスタを介挿し、端子12よりの設定クロック
をクロックとして印加し、レジスタの出力を１／Ｎ分周
器10に入力するようにしてもよい。これにより、設定ク
ロックタイミングシフト部13よりの設定クロックと設定
データの位相を合わせることができる。
【００１３】図６および図８はロック検出部14の構成例
で、図６の例（動作のタイムチャートを図７に示す）で
は、入力されるH-syncの立上りエッジをロック判定部41
のエッジ検出部42で検出し、D-FF回路42にクロックとし
て印加し、一方、ＰＬＬ部６の１／Ｎ分周器10からのH-
vari（比較信号）の立上りエッジをゲートパルス生成部
44のエッジ検出部45で検出し、この信号でカウンタ46を
クリアし、ＰＬＬ部６よりのクロックを計数し、S-R-FF
回路49をエッジ検出部45よりの信号でクリアし、ａカウ
ントデコーダ47よりの所要値ａの計数信号でセットし、
ｂカウントデコーダ48よりの所要値ｂの計数信号でリセ
ットする。これにより、S-R-FF回路49よりH-variの立上
りエッジを挟むＨレベルの信号が出力される。この信号
をゲートパルスとして前記ロック判定部41のD-FF回路43
に入力し、ゲートパルスをH-syncの立上りエッジでラッ
チし、ゲートパルスとH-syncの位相を検出し、H-syncの
立上りエッジがゲートパルス（Ｈレベル）の期間にあれ
ばロック、なければアンロックを判定し、この信号を前
記ＳＷ制御部15に入力する。
で、図６の例（動作のタイムチャートを図７に示す）で
は、入力されるH-syncの立上りエッジをロック判定部41
のエッジ検出部42で検出し、D-FF回路42にクロックとし
て印加し、一方、ＰＬＬ部６の１／Ｎ分周器10からのH-
vari（比較信号）の立上りエッジをゲートパルス生成部
44のエッジ検出部45で検出し、この信号でカウンタ46を
クリアし、ＰＬＬ部６よりのクロックを計数し、S-R-FF
回路49をエッジ検出部45よりの信号でクリアし、ａカウ
ントデコーダ47よりの所要値ａの計数信号でセットし、
ｂカウントデコーダ48よりの所要値ｂの計数信号でリセ
ットする。これにより、S-R-FF回路49よりH-variの立上
りエッジを挟むＨレベルの信号が出力される。この信号
をゲートパルスとして前記ロック判定部41のD-FF回路43
に入力し、ゲートパルスをH-syncの立上りエッジでラッ
チし、ゲートパルスとH-syncの位相を検出し、H-syncの
立上りエッジがゲートパルス（Ｈレベル）の期間にあれ
ばロック、なければアンロックを判定し、この信号を前
記ＳＷ制御部15に入力する。
【００１４】上記の場合、ゲートパルスとH-syncの位相
がずれたとき即ロック外れと判定することになり、判定
が敏感すぎ、判別を誤る場合が生じる。そこで、図８に
示す例（動作のタイムチャートを図９に示す）の如く、
判定結果積算部51を設け、位相ずれがＸ回（H-syncがＸ
回）検出されたときアンロック、位相ずれなしの状態が
Ｘ回続いたときロックを判別するようにしてもよい。す
なわち、エッジ検出部42よりのH-syncの立上りエッジと
D-FF回路43の反転出力とを論理積回路52で演算し、出力
を積算カウンタ54で積算し、所要回数（Ｘ回）になった
ときＸカウントデコーダ55より信号出力し、S-R-FF回路
58をセットし、反転出力端子よりＬレベルの信号、すな
わちアンロックの信号を出力し、他方、エッジ検出部42
よりのH-syncの立上りエッジとD-FF回路43の非反転出力
とを論理積回路53で演算し、出力を積算カウンタ56で積
算し、所要回数（Ｘ回）になったときＸカウントデコー
ダ57より信号出力し、S-R-FF回路58をリセットし、反転
出力端子よりＨレベルの信号、すなわちロックの信号を
出力するようにする。なお、積算カウンタ54は反転回路
60を介してのＸカウントデコーダ57よりの信号でクリア
され、積算カウンタ56は反転回路59を介してのＸカウン
トデコーダ55よりの信号でクリアされ、これらにより、
Ｘカウントデコーダ55および57は、それぞれ積算カウン
タ54および56よりのＸ＋１個目のH-syncの立上りエッジ
にてリセットされるようにする。
がずれたとき即ロック外れと判定することになり、判定
が敏感すぎ、判別を誤る場合が生じる。そこで、図８に
示す例（動作のタイムチャートを図９に示す）の如く、
判定結果積算部51を設け、位相ずれがＸ回（H-syncがＸ
回）検出されたときアンロック、位相ずれなしの状態が
Ｘ回続いたときロックを判別するようにしてもよい。す
なわち、エッジ検出部42よりのH-syncの立上りエッジと
D-FF回路43の反転出力とを論理積回路52で演算し、出力
を積算カウンタ54で積算し、所要回数（Ｘ回）になった
ときＸカウントデコーダ55より信号出力し、S-R-FF回路
58をセットし、反転出力端子よりＬレベルの信号、すな
わちアンロックの信号を出力し、他方、エッジ検出部42
よりのH-syncの立上りエッジとD-FF回路43の非反転出力
とを論理積回路53で演算し、出力を積算カウンタ56で積
算し、所要回数（Ｘ回）になったときＸカウントデコー
ダ57より信号出力し、S-R-FF回路58をリセットし、反転
出力端子よりＨレベルの信号、すなわちロックの信号を
出力するようにする。なお、積算カウンタ54は反転回路
60を介してのＸカウントデコーダ57よりの信号でクリア
され、積算カウンタ56は反転回路59を介してのＸカウン
トデコーダ55よりの信号でクリアされ、これらにより、
Ｘカウントデコーダ55および57は、それぞれ積算カウン
タ54および56よりのＸ＋１個目のH-syncの立上りエッジ
にてリセットされるようにする。
【００１５】
【発明の効果】以上に説明したように、本発明による水
平表示幅調整回路によれば、水平表示幅を変化させるた
めＡ／Ｄ変換のサンプリングクロックを生成するＰＬＬ
部の分周値を可変する際、分周値の設定直前にフィール
ドメモリの制御（映像データの書込み）を停止し、分周
値の設定（可変）でＰＬＬ部がロックしてから制御を再
開するものであるから、表示デバイスには一瞬静止画像
が表示されるもののＰＬＬ部のロック外れによる映像の
乱れは画面に現れず、次の瞬間には新たな水平表示幅の
映像が表示されるもので、不自然さを感じさせないもの
である。
平表示幅調整回路によれば、水平表示幅を変化させるた
めＡ／Ｄ変換のサンプリングクロックを生成するＰＬＬ
部の分周値を可変する際、分周値の設定直前にフィール
ドメモリの制御（映像データの書込み）を停止し、分周
値の設定（可変）でＰＬＬ部がロックしてから制御を再
開するものであるから、表示デバイスには一瞬静止画像
が表示されるもののＰＬＬ部のロック外れによる映像の
乱れは画面に現れず、次の瞬間には新たな水平表示幅の
映像が表示されるもので、不自然さを感じさせないもの
である。
【図１】本発明による水平表示幅調整回路の一実施例の
要部ブロック図である。
要部ブロック図である。
【図２】本発明による水平表示幅調整回路のＳＷ制御部
の一例の要部ブロック図である。
の一例の要部ブロック図である。
【図３】ＳＷ制御部の動作説明のタイムチャートであ
る。
る。
【図４】本発明による水平表示幅調整回路の設定クロッ
クタイミングシフト部の一例の要部ブロック図である。
クタイミングシフト部の一例の要部ブロック図である。
【図５】設定クロックタイミングシフト部の動作説明の
タイムチャートである。
タイムチャートである。
【図６】本発明による水平表示幅調整回路のロック検出
部の一例の要部ブロック図である。
部の一例の要部ブロック図である。
【図７】ロック検出部の一例の動作説明のタイムチャー
トである。
トである。
【図８】ロック検出部の他の例の要部ブロック図であ
る。
る。
【図９】ロック検出部の他の例の動作説明のタイムチャ
ートである。
ートである。
【図１０】従来の水平表示幅調整回路の一例の要部ブロ
ック図である。
ック図である。
１ Ａ／Ｄ変換部 ２ フィールドメモリ ３ ディジタル映像処理部 ４ メモリ制御部 ５ スイッチ ６ ＰＬＬ部 ７ 位相比較器 ９ ＶＣＯ 10 １／Ｎ分周器 11 端子（Ｎ値設定データ入力用） 12 端子（設定クロック入力用） 13 設定クロックタイミングシフト部 14 ロック検出部 15 ＳＷ（スイッチ）制御部 21、24、31、49、58 S-R-FF回路 22、32、35、52、53 論理積回路 23、36 立下りエッジ検出部 33、34、43 D-FF回路 42、45 エッジ検出部 46 カウンタ 47、48 カウントデコーダ 54、56 積算カウンタ 55、57 Ｘカウントデコーダ 59、60 反転回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ｃ
Claims (8)
- 【請求項１】 アナログの映像信号をディジタル信号に
変換するＡ／Ｄ変換部と、Ａ／Ｄ変換のサンプリングク
ロックを生成するＰＬＬ部と、前記Ａ／Ｄ変換部よりの
映像信号の水平周波数を倍速化および垂直ライン数の拡
大・縮小等を行うためのフィールドメモリおよびディジ
タル映像処理部と、前記フィールドメモリの書込み・読
出しを制御するメモリ制御部とからなるものに、前記フ
ィールドメモリの制御信号をオン・オフするスイッチ
と、前記ＰＬＬ部の分周器の分周値を入力する設定デー
タ入力部と、前記分周器に設定データ入力部よりの分周
値を設定する設定クロック入力部と、設定クロック入力
部より任意のタイミングで入力される設定クロックを前
記スイッチがオフされた後までシフトする設定クロック
タイミングシフト部と、前記ＰＬＬ部のロックを検出す
るロック検出部と、前記スイッチを前記設定クロックの
入力にてオフし、ロック検出部よりの信号にてオンする
スイッチ制御部とを設けてなる水平表示幅調整回路。 - 【請求項２】 前記設定クロックの位相を前記ＰＬＬ部
の収束に要する時間シフトする第１モノマルチバイブレ
ータ回路を設け、前記スイッチ制御部により、前記スイ
ッチを前記設定クロックの入力にてオフし、第１モノマ
ルチバイブレータ回路よりの信号にてオンするようにし
た請求項１記載の水平表示幅調整回路。 - 【請求項３】 前記スイッチ制御部を、前記設定クロッ
クによりセットされ、前記ロック検出部よりの信号にて
リセットされる第１ＳＲ型フリップフロップ回路で構成
し、第１ＳＲ型フリップフロップ回路のセットにて前記
スイッチをオフし、リセットにてオンするようにした請
求項１記載の水平表示幅調整回路。 - 【請求項４】 前記スイッチ制御部を、前記設定クロッ
クでセットされる第２ＳＲ型フリップフロップ回路と、
第２ＳＲ型フリップフロップ回路よりの信号および入力
される垂直同期信号を演算する第１論理積回路と、第１
論理積回路よりの信号の立下りエッジを検出し前記第２
ＳＲ型フリップフロップ回路をリセットする第１立下り
エッジ検出部と、前記第２ＳＲ型フリップフロップ回路
よりの信号でセットされ、前記スイッチをオフし、前記
ロック検出部よりの信号でリセットされ、前記スイッチ
をオンする第３ＳＲ型フリップフロップ回路とから構成
した請求項１記載の水平表示幅調整回路。 - 【請求項５】 前記設定クロックタイミングシフト部
を、前記設定クロックでセットされる第４ＳＲ型フリッ
プフロップ回路と、第４ＳＲ型フリップフロップ回路よ
りの信号および入力される垂直同期信号を演算する第２
論理積回路と、第２論理積回路よりの信号にて出力信号
を極性反転する第１Ｄ型フリップフロップ回路と、第１
Ｄ型フリップフロップ回路よりの信号の立上りにて信号
を出力する第２Ｄ型フリップフロップ回路と、前記垂直
同期信号、第１Ｄ型フリップフロップ回路よりの反転出
力信号および第２Ｄ型フリップフロップ回路よりの非反
転出力信号を演算する第３論理積回路と、第３論理積回
路よりの信号の立下りエッジを検出し、前記第４ＳＲ型
フリップフロップ回路をリセットし、前記第１Ｄ型フリ
ップフロップ回路および第２Ｄ型フリップフロップ回路
をクリアする第２立下りエッジ検出部とから構成し、前
記第３論理積回路よりの信号を出力するようにした請求
項１乃至請求項４のいずれかに記載の水平表示幅調整回
路。 - 【請求項６】 前記設定クロックタイミングシフト部
を、前記スイッチ制御部よりの信号の立下りエッジを検
出する第３立下りエッジ検出部と、第３立下りエッジ検
出部よりの信号を前記ＰＬＬ部の収束に要する時間シフ
トする第２モノマルチバイブレータ回路とで構成し、第
２モノマルチバイブレータよりの信号を出力するように
した請求項１乃至請求項４のいずれかに記載の水平表示
幅調整回路。 - 【請求項７】 前記設定クロックタイミングシフト部を
第３モノマルチバイブレータで構成し、前記設定クロッ
クを前記スイッチがオフされた後までシフトし、出力す
るようにした請求項１乃至請求項４のいずれかに記載の
水平表示幅調整回路。 - 【請求項８】 前記ＰＬＬ部の分周器の分周値を決める
分周値設定データの入力端に前記設定クロックを基準に
して位相をシフトするレジスタを設け、分周器に入力さ
れる分周値設定データおよび前記設定クロックタイミン
グシフト部よりのクロックの位相を一致させるようにし
た請求項１乃至請求項７のいずれかに記載の水平表示幅
調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16380597A JP3567679B2 (ja) | 1997-06-20 | 1997-06-20 | 水平表示幅調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16380597A JP3567679B2 (ja) | 1997-06-20 | 1997-06-20 | 水平表示幅調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1115428A true JPH1115428A (ja) | 1999-01-22 |
| JP3567679B2 JP3567679B2 (ja) | 2004-09-22 |
Family
ID=15781048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16380597A Expired - Fee Related JP3567679B2 (ja) | 1997-06-20 | 1997-06-20 | 水平表示幅調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3567679B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006098532A (ja) * | 2004-09-28 | 2006-04-13 | Sharp Corp | 表示装置 |
| WO2008047568A1 (fr) * | 2006-09-27 | 2008-04-24 | Nec Corporation | Procédé d'affichage, système d'affichage, terminal de communication mobile et contrôleur d'affichage |
| US7880812B2 (en) | 2005-12-14 | 2011-02-01 | Nec Viewtechnology, Ltd. | Video apparatus and video processing method |
-
1997
- 1997-06-20 JP JP16380597A patent/JP3567679B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006098532A (ja) * | 2004-09-28 | 2006-04-13 | Sharp Corp | 表示装置 |
| US7880812B2 (en) | 2005-12-14 | 2011-02-01 | Nec Viewtechnology, Ltd. | Video apparatus and video processing method |
| WO2008047568A1 (fr) * | 2006-09-27 | 2008-04-24 | Nec Corporation | Procédé d'affichage, système d'affichage, terminal de communication mobile et contrôleur d'affichage |
| US8345036B2 (en) | 2006-09-27 | 2013-01-01 | Nec Corporation | Display method, display system, mobile communication terminal, and display controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3567679B2 (ja) | 2004-09-22 |
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