KR100347168B1 - 와이드스크린텔레비전용비디오압축회로 - Google Patents

와이드스크린텔레비전용비디오압축회로 Download PDF

Info

Publication number
KR100347168B1
KR100347168B1 KR1019960001886A KR19960001886A KR100347168B1 KR 100347168 B1 KR100347168 B1 KR 100347168B1 KR 1019960001886 A KR1019960001886 A KR 1019960001886A KR 19960001886 A KR19960001886 A KR 19960001886A KR 100347168 B1 KR100347168 B1 KR 100347168B1
Authority
KR
South Korea
Prior art keywords
signal
frequency
phase
locked loop
video
Prior art date
Application number
KR1019960001886A
Other languages
English (en)
Other versions
KR960030682A (ko
Inventor
덴 홀란더 빌렘
Original Assignee
알씨에이 라이센싱 코오포레이숀
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 알씨에이 라이센싱 코오포레이숀 filed Critical 알씨에이 라이센싱 코오포레이숀
Publication of KR960030682A publication Critical patent/KR960030682A/ko
Application granted granted Critical
Publication of KR100347168B1 publication Critical patent/KR100347168B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
    • H04N7/0122—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0105—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level using a storage device with different write and read speed

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computer Graphics (AREA)
  • Television Systems (AREA)
  • Synchronizing For Television (AREA)
  • Television Signal Processing For Recording (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

제1 위상 동기 루프(14)는 비디오 신호(비디오 인)와 동기하여 제1 주파수(예컨대, 18 MHz)에서 동작하는 제1 발진기(16)를 갖는다. 상기 제1 위상 동기 루프내의 카운터(18)는 복수의 타이밍 신호를 발생한다. 제2 위상 동기 루프(30)는 상기 타이밍 신호 중 제1 신호와 동기하여 상기 제1 주파수 (예컨대, 13.5 MHz)보다 작은 제2 주파수에서 동작하는 제2 발진기(32)를 갖는다. 제어기(42)내의 스위치(46)는 상기 제1 주파수 및 제2 주파수 중 하나의 주파수를 출력(RCLK)으로 선택한다. 상기 비디오 신호를 위한 메모리는 상기 제2 발진기(32)의 출력(RCLK)에 결합되는 기록 클럭 입력, 상기 스위치(46)에 결합되는 판독 클럭 입력, 및 상기 타이밍 신호(WRES, RRES) 중 제2 신호 및 제3 신호에 각각 결합되는 기록 리셋 입력 및 판독 리셋 입력을 갖는다. 상기 제어기(42)는 입력 신호(4:3 또는 16:9)에 응답하여 상기 스위치(46)를 동작시킨다. 상기 비디오 신호를 위한 아날로그-디지탈 변환기는 상기 타이밍 신호 중 제4 신호(CLMP)에 결합되는 클램프 신호 입력을 갖는다.

Description

와이드 스크린 텔레비전용 비디오 압축 회로
본 발명은 비디오 압축 회로에 관한 것으로, 특히 이미지 종횡비 왜곡없이 와이드 스크린 텔레비전 수상기에 디스플레이하기 위해 통상의 소스로부터 비디오신호를 고속화하는데 유용한 비디오 압축 회로에 관한 것이다.
현재의 일부 와이드 스크린 텔레비전 수상기는 16:9의 와이드 포맷 디스플레이 비를 갖는 화상관이 설치된다. 포맷 디스플레이의 비는 화상의 경계 또는 가장자리에 관련하는 종횡비의 일종이다. 추가의 회로없이, 4:3 포맷의 디스플레이의 비를 갖는 통상의 비디오 신호는 상기 와이드 스크린 텔레비전 수상기에 수평으로 왜곡되는 이미지로 디스플레이된다. 바꿔말하면, 이미지 종횡비, 즉 화상내 이미지에 관련된 다른 종류의 종횡비가 왜곡된다.
상기 이미지 종횡비 왜곡을 방지하는 하나의 해결책은 수평 편향 전류의 진폭을 감소시키는 것이다. 이것이 콘버전스 보정에 문제를 야기할 수 있을 뿐만아니라 다른 어려움을 야기할 수 있다.
상기 이미지 종횡비 왜곡을 방지하는 다른 해결책은 비디오 신호의 시간 압축을 제공하는 것이다. 비디오 신호의 시간 압축은 비디오 신호의 시간 이산값을 샘플링 속도로 메모리내로 저장하고, 샘플링 속도보다 빠른 제2 속도로 이 메모리로부터 판독함으로써 달성된다. 디지탈 메모리가 아날로그 메모리보다 비용이 저렴하고 더 유용하다. 따라서, 상기 신호는 아날로그-디지탈 변환기에 의해 먼저 최적으로 디지탈화되지만, 단지 비디오만 압축되어야 한다. 동기화 펄스는 동기화 펄스가 수신되는 한 유지되어야 한다. 예를 들어, 선입선출(FIFO) 레지스터로 구성된 메모리가 이 동작에 적절하다. 종래 기술에 있어서, 메모리는 적어도 비디오 메모리이다. 상기 디지탈 샘플링이 FIFO 레지스터내로 연속적으로 클럭된다. 상기 동기성분이 정상 속도로 판독된다. 클럭 주파수는 비디오를 판독하기 위해 증가된다. 보다 많은 샘플링이 증가된 클럭 주파수에서 FIFO 레지스터에 기록되기 보다는 FIFO 레지스터로부터 판독된다. 임의의 시간 주기동안 클럭을 정지시키는 것은 출력 샘플링의 수가 입력 샘플링의 수와 동일하게 유지되게 인에이블한다. FIFO 레지스터의 출력은 디지탈- 아날로그 변환기에 의해 아날로그 신호내로 변환된다.
바꿔말하면, 최종 4:3 비율의 화상이 사용할 수 있는 와이드 스크린보다 적게 차지할 수 있게 하기 위해 비디오 신호가 수평으로 고속화된다. 수직 바(bar)가 화상이 스크린의 좌측에 위치되면 우측에 나타나고, 화상이 스크린의 우측에 있으면 좌측에 나타나며, 화상이 스크린의 중앙에 있으면 화상의 양측에 나타난다. 수직 바는 일반적으로 비활성 비디오 정보로부터 생성되고, 흔히 일정한 색 또는 무늬로 된다. 비디오 고속화 회로는 복잡해지고 고가가 되기 쉬운데, 특히 4:3 화상의 수평 위치를 제어하는 것이 바람직하다. 비디오 메모리에 대해 클럭 신호에 적절하게 동기되고 일정 시간에 작동하는 판독 및 기록의 발생이 다루기 힘든 것을 알 수 있다. 확실하고 정확함에도 불구하고 쉽게 사용할 수 있는 성분들로 설치될 수 있는 간단하고 저가의 비디오 고속화 회로가 요구된다.
본 명세서에 있어서 본 발명의 장치는 간단하고 감소된 비용과 확실성에 대한 요구를 만족시키는 비디오 고속화 회로를 개시한다. 본 발명의 장치는 위상 동기 루프의 신규 장치, 하나의 비디오 라인 길이보다 짧게될 수 있는 최소 비디오 메모리 장치 및 상기 비디오 메모리의 판독 및 기록을 제어하는데 필요한 모든 타이밍 신호를 발생하는 위상 동기 루프 중 하나에서 사용하는 단일 카운터를 포함한다.
단순성, 저가 및 확실성에 대한 요구를 만족하는 본 발명의 장치에 따르는 비디오 고속화 회로는 복수의 타이밍 신호를 발생하는 카운터를 갖고, 제1 주파수에서 비디오 신호로부터의 동기 성분과 동기하여 동작하는 제1 발진기를 갖는 제1위상 동기 루프와; 제1 주파수보다 낮은 제2 주파수에서 복수의 타이밍 신호 중 제 1 신호와 동기하여 동작하는 제2 발진기를 갖는 제2 위상 동기 루프와; 상기 제1 발진기 및 제2 발진기에 결합되어 출력으로 상기 제1 주파수 및 제2 주파수 중 하나를 선택하는 스위치 수단과; 상기 제2 발진기에 결합되는 기록 클럭 입력 단자와, 상기 스위치 수단에 결합되는 판독 클럭 입력 단자와, 상기 복수의 타이밍 신호 중 제2 신호 및 제3 신호에 각각 결합되는 기록 리셋 입력 제어 단자 및 판독리셋 입력 제어 단자를 갖는 상기 비디오 신호에 대한 적어도 하나의 비디오 메모리와; 상기 스위치 수단을 동작시키는 제어 수단을 포함한다.
적어도 하나의 아날로그-디지탈 변환기는 적어도 하나의 비디오 메모리에 결합된 디지탈 데이타 입력과 아날로그 데이타 출력과 상기 스위치 수단에 결합된 제 2 클럭 입력 단자를 갖는다.
디코더는 상기 카운터에 결합된 입력과 판독 리셋 신호 및 클램프 신호를 발생하는 각각의 출력을 갖는다.
단순성, 저가 및 확실성에 대한 요구를 만족하는 다른 발명의 장치에 따르는 비디오 고속화 회로는 비디오 신호로부터 동기 성분을 분리하는 수단과; nfH의 주파수에서 동기 성분과 동기하여 동작하는 제1 발진기를 갖는 제1 위상 동기 루프(여기에서, n은 정수이고, 동기 성분은 fH의 주파수를 갖음)와; mfH의 주파수에서 상기 제1 위상 동기 루프의 출력과 동기하여 동작하는 제2 발진기를 갖는 제2 위상 동기 루프(여기에서, m은 n 보다 작은 정수)와; 상기 제1 위상 동기 루프 및 제2 위상 동기 루프와 결합되고 입력 제어 신호, 상기 제1 위상 동기 루프, 상기 제2 위상 동기 루프 각각에 응답하여 복수의 비디오 메모리 제어 신호 중 적어도 하나를 발생하는 제어 수단과; 상기 비디오 메모리 제어 신호를 수신하기 위해 결합된 적어도 하나의 비디오 메모리를 포함하는 데, 상기 비디오 신호는 mfH의 주파수에서 상기 동기 성분과 동기하여 메모리에 기록되고, 상기 제어 수단에 의해 선택되는 바와 같은 nfH주파수 및 mfH주파수 중 하나의 주파수에서 상기 동기 성분과 동기하여 메모리로부터 판독되며, 상기 mfH주파수가 선택될 때 n/m의 인자에 의해 고속화 된다.
상기 제1 위상 동기 루프 및 제2 위상 동기 루프는 복수의 타이밍 신호를 발생하는 복수의 단을 갖는 제1 위상 동기 루프내 제1 분주기를 포함하는 데, 상기 타이밍 신호 중 제1 신호는 (n/a)fH의 주파수를 갖고, 상기 타이밍 신호 중 제1 신호는 (n/a*b)fH의 주파수를 가지며(여기에서, a 및 b는 정수이고, a*b = n임); 상기비디오 신호로부터 동기 성분에 응답하고 상기 타이밍 신호 중 제2 신호에 응답하여 (n/a*b)fH의 주파수를 갖는 제1 위상 동기 루프내 제1 위상 검출기와; (m/c)fH의 출력 주파수를 갖는 제2 위상 동기 루프내 제2 분주기(여기에서, c는 정수이고, m/c=n/a)와; 상기 제2 분주기에 응답하고 상기 타이밍 신호 중 제1 신호에 응답하여 (n/a)fH의 주파수를 갖는 제2 위상 동기 루프내 제2 위상 검출기를 포함할 수 있다.
상기 제어 수단은 상기 타이밍 신호와 스위치 수단에 대한 디코더를 포함할 수 있다. 상기 스위치 수단은 nfH의 주파수가 선택되는 제1 동작 모드와; mfH의 주파수가 선택되는 제2 동작 모드와; 상기 nfH의 주파수 및 mfH의 주파수 중 어느 하나도 선택되지 않은 제3 동작 모드를 제공한다. 상기 제3 모드는 4:3 포맷 화상의 수평 위치를 제어하는 데 사용될 수 있다.
상기 비디오 메모리는 디지탈 선입선출(FIFO) 비디오 메모리일 수 있다. 따라서, 상기 회로는 mfH주파수에서 상기 동기 성분과 동기하여 클럭되고, 상기 메모리에 기록되기 전에 상기 비디오 신호를 디지탈화하는 적어도 하나의 아날로그-디지탈 변환기와; 상기 스위치 수단에 의해 선택된 상기 nfH주파수 및 mfH주파수 중 하나의 주파수에서 상기 동기 성분과 동기하여 클럭되고, 상기 메모리로부터 비디오 데이타를 판독하는 적어도 하나의 디지탈-아날로그 변환기를 추가로 포함할 수 있다.
본 발명의 바람직한 실시예에 있어서, 상기 제1 위상 동기 루프의 발진기는 18 MHz에서 동작하고, 상기 제2 위상 동기 루프의 발진기는 13.5 MHz에서 동작한다. 이 실시예에 있어서, n = 1152 ; m = 864 ; b = 288 ; c = 3이다. 따라서, n/m = 4/3이고, n/a = m/c =288이다.
상기 입력 제어 신호는 간단하게 될 수 있고 발생된 명령을 사용자에게 유도한다. 이와 달리, 상기 입력 제어 신호는 단독으로 또는 마이크로프로세서와 함께 상기 입력 비디오 신호의 포맷 디스플레이 비를 식별하는 자동 검출 회로에 의해 발생될 수 있다. 상기 마이크로프로세서는 비디오 디스플레이의 다른 양상, 즉 4:3 화상의 위치 및 다중 화상 디스플레이를 제어할 수 있다.
본 발명의 추가의 장치에 따르면, 비디오 고속화를 위해 판독 클럭 신호를 발생하는 제1 위상 동기 루프는 상기 입력 비디오 신호의 동기 성분과 직접 동기되는 반면에, 모든 환경하에 기록 제어 클럭 신호를 발생하고 비디오 고속화가 요구되지 않을 때 판독 클럭 신호를 발생하는 제2 위상 동기 루프는 상기 제1 위상 동기 루프에 의해 발생된 중간 타이밍 신호에 의해 간접적으로 상기 입력 비디오 신호의 동기 성분과 동기된다. 상기 스위치의 동작은 상기 동작 모드 사이에 평탄한 전이를 제공하도록 상기 입력 비디오 신호의 동기 성분과 동기된다.
4:3 비디오 고속화에 대응하는 4:3의 시간 압축비가 16:9의 포맷 디스플레이 비를 갖는 와이드 스크린상에 4:3 포맷 디스플레이 비 소스로부터 비디오 신호를 디스플레이하도록 요구된다. 상기 기록 클럭 주파수 및 판독 클럭 주파수는 3:4의 비를 가져야 한다. 상기 입력 비디오의 샘플링 주파수로 13.5 MHz가 선택될 때, 상기 비디오 샘플링을 판독하는 다른 주파수는 18 MHz가 되어야 한다. 상기 주파수들에 대해 발생하는 각각의 클럭은 고속화되는 입력 비디오 신호의 수평 주파수에 고정되어야 한다.
상기 입력 비디오 신호의 수평 동기 성분에 고정되는 18 MHz 클럭에 제1 위상 동기 루프(PLL)를 사용하는 것과 18 MHz 클럭에 고정되는 13.5 MHz에 제2 위상동기 루프를 사용하는 것이 매우 유리하다는 것을 알 수 있다. 위상 동기 루프의 상기 유리한 장치를 통합한 제어 논리(10)가 제1도에 블록도 형태로 도시되어 있다. 상기 제어 논리는 비디오 고소과를 수행하는 아날로그- 디지탈(A/D) 변환기, 비디오 메모리 및 디지탈-아날로그(D/A) 변환기를 제어하는데 필요한 모든 신호를 발생한다.
입력 비디오 신호(비디오 인)가 수평 동기 신호 분리기(12)에 공급된다. fH로 표시되는 주파수를 갖는 수평 동기 성분은 제1 위상 동기 루프(14)에 입력된다.상기 위상 동기 루프가 또한 상기 동작 주파수와 fH의 주파수의 배수로서 위상 동기루프로부터 유도된 타이밍 신호를 나타내기 위해 제4도에 도시된다. 상기 fH동기 성분은 제1 위상 검출기[24: Φ1]에 대한 하나의 입력이다. 위상 동기 루프(14)는 18 MHz의 정상 주파수를 갖는 전압 제어 발진기(16)를 갖는다. 이 주파수는 nfH로 표시될 수 있는데, 여기에서 n = 1152이다. 상기 발진기(16)의 nfH출력은 분주기 단(20, 22)의 제1 세트 및 제2 세트를 갖는 11 비트 카운터(18)에 입력된다. 분주기 단(20)의 제1 세트는 nfH신호를 인자 a (n/a fH)로 나눈다. 분주기 단(22)의 제 2 세트는 n/a fH신호를 인자 b, 즉 (n/a*b)fH로 나눈다. 상기 제1 세트(20)의 분주기 단의 출력은 11 비트 카운터의 낮은 2 비트를 나타낸다. 상기 실시예에 있어서, 인자 a=4이다. 상기 제2 세트(22)의 분주기 단의 출력은 11 비트 카운터의 높은 9비트를 나타낸다. 상기 실시예에 있어서, 인자 b=288이다. 상기 실시예에 있어서, 4 * 288=1152이다. 그러므로, a * b=n, (n/a*b)fH는 fH와 동일해야 한다. 따라서, 카운터(18)의 출력은 위상 검출기(24)에 대한 다른 입력으로 적절하게 시간 조정된다. 위상 검출기(24)의 출력은 발진기(16)용 주파수 제어 전압을 발생하도록 저역필터(LPF)(26)에 통합된다.
상기 n/a fH신호는 제2위상 동기 루프(30)에 입력된다. 상기 n/a fH신호는 제2 위상 검출기[36: Φ 2]에 대한 하나의 입력이다. 위상 동기 루프(30)는 13.5MHz의 정상 주파수를 갖는 전압 제어 발진기(32)를 갖는다. 이 주파수는 mfH로 표시될 수 있는데, 여기에서 m=864이다. 상기 발진기(16)의 mfH출력은 카운터(34)에 입력되고, mfH신호를 인자 c, 즉 m/c fH로 나눈다. 상기 실시예에 있어서, 인자 c=3이다. m/c=n/a=288이기 때문에, 카운터(34)의 출력은 위상 검출기(36)에 다른 출력으로 적절하게 시간 조정된다. 위상 검출기(36)의 출력은 발진기(32)에 대해 주파수 제어 전압을 발생하도록 저대역 필터[38: LPF]에 통합된다.
제어 수단(42)은 디코더(44)와 스위치(46)을 포함한다. 상기 디코더(44)는 위상 동기 루프(14)에서 카운터(18)의 분주기 단의 출력에 응답한다. 또한 상기 디코더는 소스(58)로부터의 입력 제어 신호에 응답한다. 소스(58)는 접지와 풀업 레지스터(60) 사이에 직렬로 결합되는 간단한 스위치로 설명되고, 또한 상기 레지스터(60)는 전압원 +v에 결합된다. 상기 입력 제어 신호는 간단하게 될 수 있고 발생된 명령을 사용자에게 유도할 수 있으며, 상기 경우에 소스 (58)는 원격 제어 버튼을 표시할 수 있다. 이와 달리, 소스(58)는 입력 비디오 신호 단독 또는 마이크로 프로세서와 결합된 상기 검출기의 포맷 디스플레이 비를 식별하는 자동 검출 회로를 표시할 수 있다. 상기 마이크로프로세서는, 예를 들어 4:3 포맷 화상의 위치 및 다중 화상 디스플레이와 같은 비디오 디스플레이의 다른 양상을 제어할 수 있다.
스위치(46)는 3 개의 입력과 1 개의 출력을 갖는다. 입력 단자(48)는 발진기(16)의 18 MHz 출력이고, 입력 단자(52)는 발진기(32)의 13.5 MHz 출력이며, 입력단자(50)는 어떠한 신호도 갖지 않고 개방된다. 디코더(44)는 출력 단자 (54)에 결합되는 3 개의 입력을 결정하는 스위치 제어 신호를 발생한다. 상기 스위치는 3 개의 동작 모드를 제공하는 데, nfH(18 MHz) 주파수에서는 제1 동작 모드가 출력으로 선택되고, mfH(13.3 MHz) 주파수에서는 제2 동작 모드가 출력으로 선택되며, 실제로 어떠한 신호도 없는 nfH및 mfH양쪽 모두가 아닌 주파수에서는 제3 동작 모드가 출력으로 선택된다.
상기 카운터(18)가 비디오 메모리용 판독 및 기록 리셋 신호, 아날로그- 디지탈 변환기용 클램프 신호, 및 제2 위상 동기 루프용 동기 신호를 포함하는 비디오 고속화를 제어하는 데 필요한 모든 타이밍 신호를 제공하는 것이 특히 유리하다.
제3도에서 블록도 형태로 도시된 비디오 프로세서(70)는 제어 논리(10)에서 발생된 제어 및 클럭/타이밍 신호에 응답한다. 상기 입력 비디오 신호는 R G B 포맷으로 기술된다. 상기 R, G 및 B 신호[R 인(IN), G 인 및 B 인으로 표기됨]는 아날로그-디지탈 변환기(72, 74, 76)에 각각 입력된다. 상기 동기 성분은 상기 제어논리(10)에 또한 입력되는 G 인(IN) 신호에 존재한다. 상기 아날로그-디지탈 변환기(72, 74, 76)의 출력은 선입선출(FIFO) 비디오 메모리(78, 80, 82)에 각각 입력된다. 비디오 메모리(78, 80, 82)는 비디오의 전체 비디오보다 길이가 짧아질 수 있다. 4:3 화상이 16:9 와이드 스크린 디스플레이의 중앙에 있게 되는 일실시예에 있어서, 예를 들어 제공하도록 요구된 메모리의 지연은 상기 디스플레이의 좌측 모서리로부터 상기 디스플레이의 우측 모서리를 향해 상기 화상의 좌측면을 비디오길이의 대략 2/9 만큼 이동시키기에 충분하기만 하면 된다. 상기 지연은 데이타가 메모리에 기록만 되고 메모리로부터 판독되지 않는 동안의 시간에 대응한다. 메모리(78, 80, 82)의 출력은 아날로그-디지탈 변환기(84, 86, 88)에 각각 입력된다. 디지탈-아날로그 변환기(84, 86, 88)의 출력은 각각 R 아웃(OUT), G 아웃 및 B 아웃으로 표기되는 R G B 출력 신호이다.
상기 변환기의 출력 및 아날로그 입력에 접속될 수 있는 적절한 필터는 명확하게 할 목적으로 생략된다.
이와 달리, 동일한 메모리에서 U 성분 및 V 성분을 다중화하고, Y 성분 신호, U 성분 신호 및 V성분 신호를 사용하여 상기 성분의 수로 추가적인 저장이 달성될 수 있다.
상기 아날로그-디지탈 변환기(72, 74, 76)를 위한 샘플링 클럭은 상기 비디오 메모리(78, 80, 82)에 대한 기록 클럭(WCLK)과 동일한 신호이다. 디지탈-아날로그 변환기를 위한 샘플링 클럭은 상기 비디오 메모리(78, 80, 82)에 대한 판독 클럭(RCLK)과 동일한 신호이다.
상기 기록 클럭 신호는 13.5 MHz 발진기(32)의 출력이다. 상기 판독 클럭은 18 MHz 발진기(16)의 출력, 13.5 MHz 발진기(32)의 출력, 또는 어떠한 신호도 아닐 수 있는 스위치(46)의 출력이다.
제2도의 (a) 내지 제2도의 (g)는 제2도의 (a)에 HSYNC로 표기된 수평 동기 성분과 함께 논리 회로(10)의 모든 출력 파형의 타이밍과 카운터(18)의 카운트를 도시한다. 모든 신호들은 특히 상기한 바와 같이 상기 11 비트 카운터의 저 비트및 고 비트를 각각 나타내는 카운터(18)의 분주기(20, 22)의 제1 세트 및 제2 세트의 출력에 관련된다. 카운터(18)는 제2도의 (c)에서 카운트로 도시된 1024로부터 1203까지 및 0으로부터 971까지 카운트한다. 카운트의 값은 HSYNC의 개시점에서 1024이다. 접지에 비디오 입력 신호를 클램프하도록 아날로그- 디지탈 변환기에 의해 사용될 수 있는 제2도의 (b)에 도시된 신호(CLMP)는 카운트 1028과 1088 사이에서 가동된다.
FIFO로 사용되는 상기 비디오 메모리(78, 80, 82)는 메모리 지점을 직렬로 구성한다. 하나는 기록될 지점을 가리키고, 다른 하나는 판독될 지점을 가리키는 2개의 지시기가 수행되어, 클럭 및 리셋 신호를 분리함으로써 각각 리셋한다. 기록클럭(WCLK)은 상기 발진기(32)으로부터 직접 발생하는 13.5 MHz 클럭이다. 상기 기록 클럭은 상기 비 압축 모드 및 압축 모드 중에서 동일하게 유지한다. 상기 카운터의 가장 중요한 비트는 WRES로 표기되고 제2도의 (d)에 도시된다. WRES는 2 가지목적을 만족시킨다. 상기 정 방향 모서리는 위상을 비교하기 위해 사용되고, HSYNC의 리딩 머서리와 일치한다. 상기 부 방향 모서리는 각각의 비디오에 대해 비디오의 개시점에서 상기 비디오 메모리의 기록 어드레스 지시기를 리셋한다. 이것은 카운트 0에서 발생한다. 상기 비디오의 최종 비디오 샘플링은 카운트 947에서 기록된다.
상기 비디오가 압축될 때, 상기 메모리 지점은 18 MHz인 제2도의 (g)에 도시된 판독 클럭(RCLK)에서 독출된다. 이것은 카운트 236으로부터 카운트 947까지 발생한다. 상기 최종 지점은 그것이 기록된 후 즉시 판독된다. 이것은 상기 메모리판독을 빨리 개시할 수 없기 때문이다. 압축 모드에 있어서, 상기 클럭은 샘플링이 각각의 비디오에 기록되는 것보다 많이 독출되는 것을 방지하기 위해 임의의 시간동안 정지되어야 한다. 상기 판독 클럭이 상기 메모리의 판독 전후의 시간과 동일한 기간동안 정지되면, 상기 합성 4:3 포맷 화상은 수평 동기 펄스 사이의 중앙에 있게 됨으로써, 텔레비전 수상기의 와이드 스크린의 중앙에 나타난다. 상기 동기 및 귀선 소거 기간을 포함하는 상기 비디오의 나머지는 13.5 MHz의 RCLK로 판독된 다. 압축 비디오의 개시점에 있어서, 상기 판독 지시기는 리셋되어야 한다. 따라서, 제2도의 (d)에 도시되어 있는 바와 같이, 상기 판독 리셋 신호(RRES)는 카운트 236 이후에 로우로 된다. RRES는 카운트 947 이후에 상기 비디오의 끝부분에서 하이로 된다. 상기 방법에 의해, RRES는 양호한 블랭킹 신호로 사용될 수 있다.
비 압축 동작중에 있어서, 상기 RCLK는 계속해서 13.5 MHz이다. 상기 동기 성분은 상기 압축 동작동안과 동일한 타이밍을 가져야 한다. 비 압축 모드에 있어서, RRES는 제2도의 (e)에 도시되어 있는 바와 같이, 카운트 116에서 로우로 되고, 카운트 1117에서 하이로 됨으로써, 상기 수평 동기 성분은 상기 입력 신호(HSYNC)와 비교하여 위상이 지연된다. 상기 디스플레이를 위한 수평 동기 신호가 디지탈-아날로그 변환기의 출력으로부터 취해질 때, 추가의 측정은 발생되지 않아야 한다.
상기 스위치(46)는 상기 규칙 모드에서 압축 모드로 전화되어야 한다. 상기 전환은 모드 사이에 평탄한 전이를 제공하도록 상기 수평 동기 성분에 동기된다.
본 명세서에 제시된 비디오 압축 회로는 외부 이산 성분에 대한 필요를 최소화하는 비교적 고가이고 상업적으로 이용할 수 있는 집적 회로에 의해 수행될 수있다. 상기 동기 신호 분리기(12)는 산업형 EL4583으로 구체화될 수 있다. 상기 제 1 위상 검출기 및 18 MHz 발진기(16)는 산업형 EL4584로 구체화될 수 있다. 상기 제2 위상 검출기(32) 및 13.5 MHz 발진기(28)는 산업형 74HCT4046으로 구체화될 수 있다. 상기 카운터(18), 분주기(34), 디코더(44) 및 스위치(46)는 산업형 EPM5016과 같은 프로그램 가능 논리 장치로 구체화될 수 있다. 각각의 아날로그-디지탈 변환기는 산업형 BT208로 구체화될 수 있다. 각각의 비디오 메모리는 산업형 HM63021로 구체화될 수 있다. 상기 디지탈-아날로그 변환기는 산업형 BTIOI과 같은 3 중 변환기로 구체화될 수 있다.
제1도는 본 발명의 장치에 따른 비디오 고속화 회로용 제어 논리의 블록도.
제2도의 (a) 내지 제2도의 (g)는 제1도의 제어 논리의 동작을 설명하는데 유용한 파형도.
제3도는 제1도에 도시된 논리에 의해 제어되는 비디오 신호 처리 회로의 블록도.
제4도는 제1도에 도시된 위상 동기 루프(phase locked loop)의 동작을 설명하는데 유용한 블록도.
〈도면의 주요 부분에 대한 부호의 설명 〉
10 : 제어 논리 회로
12 : 수평 동기 신호 분리기
14 : 제1 위상 동기 루프
16, 32 : 발진기
18, 34 : 카운터
20, 22 : 분주기 단
24 : 제1 위상 검출기
26, 38 : 저대역 필터
30 : 제2 위상 동기 루프
36 : 제2 위상 검출기
42 : 제어 수단
44 : 디코더
46 : 스위치
50 : 입력 단자

Claims (12)

  1. 제1 주파수(nfH)에서 비디오 신호(비디오 인)로부터 동기 성분(HSYNC)와 동기하여 동작하는 제1 발진기(16)를 갖는 제1위상 동기 루프(14)와;
    상기 제1 주파수와 상기 제1 주파수보다 낮은 제2 주파수(mfH)를 각각 갖는 2 개의 입력 신호 중 하나를 출력(RCLK)으로 선택하는 제어 수단(42)과;
    상기 제어 수단(42)의 상기 선택된 출력(RCLK)에 결합되는 판독 클럭 입력을 갖는 상기 비디오 신호를 위한 적어도 하나의 메모리(78)를 포함하는 회로로서,
    상기 제1 위상 동기 루프(14)는 복수의 타이밍 신호(n/4 fH, WRES, RRES)를 발생하는 카운터(18)을 갖고;
    상기 복수의 타이밍 신호 중 제1 신호(n/4 fH)와 동기하여 상기 제2 주파수에서 발생하는 제2 발진기(32)를 갖는 제2 위상 동기 루프(30)를 포함하며;
    상기 제어 수단(42)은 각각 상기 제1 발진기(16) 및 제2 발진기(32)로부터 상기 2 개의 입력 신호를 수신하고;
    상기 적어도 하나의 메모리(78)는 상기 제2 발진기(32)제 결합되는 기록 클럭 입력(WCLK)을 갖고, 상기 복수의 타이밍 신호 중 제2 신호(WRES) 및 제3 신호(RRES)에 각각 결합되는 기록 및 판독 리셋 입력을 갖는 것을 특징으로 하는 회로.
  2. 제1항에 있어서,
    상기 제2 발진기(32)에 결합되는 제1 클럭 입력(CLK)과 상기 복수의 타이밍 신호 중 제4 신호(CLMP)에 결합되는 클램프 신호 입력을 갖고, 상기 적어도 하나의 메모리(78)에 결합되는 상기 비디오 신호를 위한 적어도 하나의 아날로그-디지탈 변환기(72)를 더 포함하는 것을 특징으로 하는 회로.
  3. 제1항에 있어서,
    상기 적어도 하나의 비디오 메모리(78)에 결합되는 디지탈 데이타 입력(RO-R7), 아날로그 데이타 출력(R 아웃) 및 상기 제어 수단(42)에 결합되는 제2 클럭 입력(CLK)을 갖는 적어도 하나의 디지탈-아날로그 변환기(84)를 더 포함하는 것을 특징으로 하는 회로.
  4. 제2항에 있어서,
    상기 제어 수단(42)은 상기 카운터(18)에 응답하여 상기 복수의 타이밍 신호중 상기 제3 신호(RRES) 및 제4 신호(CLMP)를 발생하는 디코더(44)를 포함하는 것을 특징으로 하는 회로.
  5. 제1항에 있어서,
    상기 카운터(18)에 응답하여 상기 복수의 타이밍 신호 중 상기 제3 신호(PRES)를 발생하는 것을 특징으로 하는 회로.
  6. 비디오 신호(비디오 인)로부터 동기 성분(HSYNC)을 분리하는 수단(12)과;
    n은 정수이고, 상기 동기 성분은 fH의 주파수를 갖는 nfH의 주파수에서 상기동기 성분과 동기하여 동작하는 제1 발진기(16)를 갖는 제1 위상 동기 루프(14)와;
    적어도 하나의 비디오 메모리(78)를 포함하는 데, 상기 비디오 신호가 mfH의 주파수에서 상기 동기 성분(HSYNC)과 동기하여 상기 메모리(78)에 기록되고, 상기 nfH주파수 및 상기 mfH주파수 중 하나의 주파수에서 상기 동기 성분(HSYNC)과 동기하여 상기 메모리로부터 판독되는 회로로서,
    m은 n 보다 작은 정수이고, 상기 mfH의 주파수에서 상기 제1 위상 동기 루프(14)의 출력(n/4 fH)과 동기하여 동작하는 제2 발진기(32)를 갖는 제2 위상동기 루프(30)와;
    상기 제1 위상 동기 루프 및 제2 위상 동기 루프(14, 30)에 결합되고, 입력제어 신호(4:3 또는 16:9)에 응답하는 제어 수단(42)를 포함하는 데, 각각의 상기 제1 위상 동기 루프(14), 상기 제2 위상 동기 루프(30) 및 상기 제어수단(42)이 상기 비디오 신호가 m/n의 인자에 의해 고속화 또는 고속화되지 않은 동작의 상이한 모드를 수행하기에 충분한 복수의 비디오 메모리 제어신호(RRES, RCLK, WRES, WCLK) 중 적어도 하나의 신호를 발생하고;
    상기 비디오 메모리 제어 신호에 응답하는 상기 적어도 하나의 비디오 메모리(78)를 포함하는 것을 특징으로 하는 회로.
  7. 제6항에 있어서,
    상기 제1 위상 동기 루프(14)가 복수의 타이밍 신호를 발생하는 복수의 단(20, 22)를 갖는 제1 분주기(18)를 포함하는 데, a 및 b가 정수이고, a*b=n이며, 상기 타이밍 신호 중 제1 신호가 n/a fH의 주파수를 갖고, 상기 타이밍 신호 중 제2신호가 n/a*b fH의 주파수를 갖는 것을 특징으로 하는 회로.
  8. 제7항에 있어서,
    상기 제2 위상 동기 루프(30)는 c가 정수이고, m/c=n/a이며, m/c fH의 출력주파수를 갖는 제2분주기(34)를 포함하는 것을 특징으로 하는 회로.
  9. 제7항에 있어서,
    상기 제2 위상 동기 루프(30)는 상기 n/a fH의 주파수를 갖는 상기 타이밍 신호 중 상기 제1 신호에 응답하는 위상 검출기(36)를 포함하는 것을 특징으로 하는 회로.
  10. 제7항에 있어서,
    상기 제1 위상 동기 루프(14)는 상기 비디오 신호로부터의 상기 동기 성분(HSYNC)에 응답하고, 상기 n/a*b fH의 주파수를 갖는 상기 타이밍 신호 중 n/a=m/c=b인 것을 특징으로 하는 회로.
  11. 제6항에 있어서,
    상기 제어 수단(42)은,
    상기 제1 위상 동기 루프(14)에 의해 발생되는 복수의 타이밍 신호에 응답하여 상기 복수의 비디오 메모리 제어 신호 중 적어도 하나의 신호를 발생하는 디코더 (44)와;
    상기 제1 발진기 및 제2 발진기(16, 32) 및 출력(54)에 결합되어 상기 메모리(78)를 위한 판독 클럭 신호(RCLK)를 공급하는 스위치 수단(46)을 포함하는 것을 특징으로 하는 회로.
  12. 제11항에 있어서,
    상기 제1 위상 동기 루프(14)는 각각의 하나가 상기 제2 위상 동기 루프(30)를 동기하는 상기 출력(n/4 fH)에 의해 공급되는 상기 복수의 타이밍 신호를 발생하는 다중 단 카운터(18)을 포함하는 것을 특징으로 하는 회로.
KR1019960001886A 1995-01-30 1996-01-29 와이드스크린텔레비전용비디오압축회로 KR100347168B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9501784.4 1995-01-30
GBGB9501784.4A GB9501784D0 (en) 1995-01-30 1995-01-30 Displaying 4:3 image on 16:9 tube

Publications (2)

Publication Number Publication Date
KR960030682A KR960030682A (ko) 1996-08-17
KR100347168B1 true KR100347168B1 (ko) 2003-02-11

Family

ID=10768803

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960001886A KR100347168B1 (ko) 1995-01-30 1996-01-29 와이드스크린텔레비전용비디오압축회로

Country Status (5)

Country Link
JP (1) JP4117580B2 (ko)
KR (1) KR100347168B1 (ko)
CN (1) CN1149835C (ko)
DE (1) DE19603154B4 (ko)
GB (1) GB9501784D0 (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04186983A (ja) * 1990-11-21 1992-07-03 Hitachi Ltd ワイドテレビジョン受信機
JPH05207326A (ja) * 1992-01-28 1993-08-13 Matsushita Electric Ind Co Ltd 水平圧縮ｐｌｌ回路
JPH06276493A (ja) * 1993-03-22 1994-09-30 Hitachi Ltd テレビジョン信号受信変換装置
JP3556267B2 (ja) * 1994-04-27 2004-08-18 株式会社東芝 時間軸変換方式

Also Published As

Publication number Publication date
KR960030682A (ko) 1996-08-17
CN1149835C (zh) 2004-05-12
JPH08275084A (ja) 1996-10-18
CN1136258A (zh) 1996-11-20
DE19603154A1 (de) 1996-08-01
GB9501784D0 (en) 1995-03-22
JP4117580B2 (ja) 2008-07-16
DE19603154B4 (de) 2005-08-11

Similar Documents

Publication Publication Date Title
US4364090A (en) Method for a compatible increase in resolution in television systems
US5422677A (en) Apparatus and method for processing a picture-in-picture video signal
US8233092B2 (en) Video signal processing device
JP2997884B2 (ja) テレビジョン信号処理システム
US5896177A (en) Device for controlling an aspect ratio in tv-monitor integrated wide screen receiver
JPH10319932A (ja) ディスプレイ装置
JPH03238973A (ja) 映像重合せ制御回路
US5677737A (en) Video compression for wide screen television
US5315327A (en) High scanning rate to standard scanning rate television signal converter with smooth moving edge conversion
KR100347168B1 (ko) 와이드스크린텔레비전용비디오압축회로
JP3863348B2 (ja) 画像表示装置
GB2252691A (en) Signal time scaling apparatus
JPH05249942A (ja) コンピュータ出力映像の画像サンプリング装置
EP0358275A1 (en) Pseudo line locked write clock for picture-in-picture video applications
KR100202542B1 (ko) 영상신호처리기의 휘도/색신호 분리회로
JP3407449B2 (ja) 走査線変換回路
JP3353372B2 (ja) 液晶表示装置
KR100297816B1 (ko) 포맷 컨버터 주변회로
JP2967727B2 (ja) 画像表示制御回路
JP3500089B2 (ja) Ｐｌｌ回路およびそれを用いた映像信号処理回路
KR0123724B1 (ko) 동기신호 발생장치 및 이를 이용한 영상신호 처리장치
JP2505589B2 (ja) ハイビジョン受信機の時間軸伸長装置
KR950001186Y1 (ko) 시간축 보정 안정화회로
JP2711142B2 (ja) 時間伸長回路
JPS58154970A (ja) テレビジヨン受像機

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070710

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee