JP3407449B2 - 走査線変換回路 - Google Patents
走査線変換回路Info
- Publication number
- JP3407449B2 JP3407449B2 JP33971494A JP33971494A JP3407449B2 JP 3407449 B2 JP3407449 B2 JP 3407449B2 JP 33971494 A JP33971494 A JP 33971494A JP 33971494 A JP33971494 A JP 33971494A JP 3407449 B2 JP3407449 B2 JP 3407449B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- scanning line
- video signal
- line conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Television Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、入力された映像信号の
走査線を変換する走査線変換回路に関する。
走査線を変換する走査線変換回路に関する。
【０００２】
【従来の技術】最近になって、マルチメディア対応テレ
ビジョン受像機として、テレビジョン受像機に種々の信
号ソースを映出する必要が生じてきている。従来では、
基本的にＮＴＳＣ，ＰＡＬ，ＳＥＣＡＭ方式等の一般的
なテレビジョン信号に対応するのみでよかったが、最近
ではこれに加えてハイビジョン信号やパーソナルコンピ
ュータ（パソコン）画面を映出したいという要求があ
る。
ビジョン受像機として、テレビジョン受像機に種々の信
号ソースを映出する必要が生じてきている。従来では、
基本的にＮＴＳＣ，ＰＡＬ，ＳＥＣＡＭ方式等の一般的
なテレビジョン信号に対応するのみでよかったが、最近
ではこれに加えてハイビジョン信号やパーソナルコンピ
ュータ（パソコン）画面を映出したいという要求があ
る。
【０００３】ＮＴＳＣ，ＰＡＬ，ＳＥＣＡＭ方式では垂
直，水平それぞれの走査線の周波数が近似しているの
で、これらのみに対応するテレビジョン受像機では偏向
系回路の負担はそれほど大きくない。しかし、ハイビジ
ョン信号やパソコン画面をも映出しようとすると、走査
線の周波数がかなり異なっているので、偏向系回路の負
担が大きくなってしまい、その両立性の実現が困難であ
った。そこで、デジタル技術を用い、これらの信号を加
工して走査線を変換し、例えばＮＴＳＣ信号に近い信号
に変換して、偏向系回路の回路規模等の負担を軽減する
技術が利用されるようになってきた。
直，水平それぞれの走査線の周波数が近似しているの
で、これらのみに対応するテレビジョン受像機では偏向
系回路の負担はそれほど大きくない。しかし、ハイビジ
ョン信号やパソコン画面をも映出しようとすると、走査
線の周波数がかなり異なっているので、偏向系回路の負
担が大きくなってしまい、その両立性の実現が困難であ
った。そこで、デジタル技術を用い、これらの信号を加
工して走査線を変換し、例えばＮＴＳＣ信号に近い信号
に変換して、偏向系回路の回路規模等の負担を軽減する
技術が利用されるようになってきた。
【０００４】図４は従来の走査線変換回路を示すブロッ
ク図である。図４に示す走査線変換回路には輝度信号ま
たは色差信号のコンポーネント信号が入力される。従っ
て、これらを一式処理するためには、共用化できるクロ
ック発生回路を除いて図４に示す回路が３つ必要であ
る。
ク図である。図４に示す走査線変換回路には輝度信号ま
たは色差信号のコンポーネント信号が入力される。従っ
て、これらを一式処理するためには、共用化できるクロ
ック発生回路を除いて図４に示す回路が３つ必要であ
る。
【０００５】図４において、入力端子１には輝度信号ま
たは色差信号のアナログ信号が入力され、ローパスフィ
ルタ（ＬＰＦ）２によって帯域制限される。ＬＰＦ２の
出力はＡ／Ｄ変換回路に入力されてデジタル信号に変換
され、走査線変換部４に入力される。走査線変換部４は
垂直・水平フィルタ４１，メモリ回路４２，書き込み制
御回路４３，読み出し制御回路４４とより構成される。
また、入力されたアナログ信号は同期分離回路７にも入
力され、同期分離回路７は同期信号を分離して出力す
る。同期分離回路７より出力された水平同期信号は、入
力信号に同期したクロックを発生するためのクロック発
生回路であるＰＬＬ回路８に入力される。このＰＬＬ回
路８は分周器８１，位相比較器（ＰＤ）８２，電圧制御
発振器（ＶＣＯ）８３とより構成される。
たは色差信号のアナログ信号が入力され、ローパスフィ
ルタ（ＬＰＦ）２によって帯域制限される。ＬＰＦ２の
出力はＡ／Ｄ変換回路に入力されてデジタル信号に変換
され、走査線変換部４に入力される。走査線変換部４は
垂直・水平フィルタ４１，メモリ回路４２，書き込み制
御回路４３，読み出し制御回路４４とより構成される。
また、入力されたアナログ信号は同期分離回路７にも入
力され、同期分離回路７は同期信号を分離して出力す
る。同期分離回路７より出力された水平同期信号は、入
力信号に同期したクロックを発生するためのクロック発
生回路であるＰＬＬ回路８に入力される。このＰＬＬ回
路８は分周器８１，位相比較器（ＰＤ）８２，電圧制御
発振器（ＶＣＯ）８３とより構成される。
【０００６】走査線変換部４より出力された信号はＤ／
Ａ変換回路５に入力されてアナログ信号に変換され、Ｌ
ＰＦ６によって帯域制限されて出力端子１１より出力さ
れる。また、ＬＰＦ６より出力された信号は同期分離回
路１０にも入力され、同期分離回路１０は同期信号を分
離して出力する。同期分離回路１０より出力された水平
同期信号は、出力信号に同期したクロックを発生するた
めのクロック発生回路であるＰＬＬ回路９に入力され
る。このＰＬＬ回路９は分周器９１，位相比較器９２，
ＶＣＯ９３とより構成される。
Ａ変換回路５に入力されてアナログ信号に変換され、Ｌ
ＰＦ６によって帯域制限されて出力端子１１より出力さ
れる。また、ＬＰＦ６より出力された信号は同期分離回
路１０にも入力され、同期分離回路１０は同期信号を分
離して出力する。同期分離回路１０より出力された水平
同期信号は、出力信号に同期したクロックを発生するた
めのクロック発生回路であるＰＬＬ回路９に入力され
る。このＰＬＬ回路９は分周器９１，位相比較器９２，
ＶＣＯ９３とより構成される。
【０００７】ＰＬＬ回路８において、分周器８１はＶＣ
Ｏ８３の出力を１／Ｎｗに分周して位相比較器８２に入
力する。位相比較器８２は分周器８１の出力と同期分離
回路７より入力された水平同期信号とを位相比較し、Ｖ
ＣＯ８３を制御する。このようにしてＶＣＯ８３より出
力された入力信号に同期したクロックは走査線変換部４
の書き込み制御回路４３に入力される。また、ＰＬＬ回
路９もＰＬＬ回路８と同様の動作によって出力信号に同
期したクロックを発生し、走査線変換部４の読み出し制
御回路４４に入力する。なお、ＰＬＬ回路９における分
周器９１はＶＣＯ９３の出力を１／Ｎｒに分周する。こ
れによって、走査線変換部４のメモリ回路４２は入力信
号と出力信号の周波数に応じて走査線変換する。
Ｏ８３の出力を１／Ｎｗに分周して位相比較器８２に入
力する。位相比較器８２は分周器８１の出力と同期分離
回路７より入力された水平同期信号とを位相比較し、Ｖ
ＣＯ８３を制御する。このようにしてＶＣＯ８３より出
力された入力信号に同期したクロックは走査線変換部４
の書き込み制御回路４３に入力される。また、ＰＬＬ回
路９もＰＬＬ回路８と同様の動作によって出力信号に同
期したクロックを発生し、走査線変換部４の読み出し制
御回路４４に入力する。なお、ＰＬＬ回路９における分
周器９１はＶＣＯ９３の出力を１／Ｎｒに分周する。こ
れによって、走査線変換部４のメモリ回路４２は入力信
号と出力信号の周波数に応じて走査線変換する。
【０００８】ＰＬＬ回路８，９の動作についてさらに説
明する。ここでは、走査線１０５０本／フィールド周波
数６０Ｈｚの信号を走査線５２５本／フィールド周波数
６０Ｈｚの信号に変換する場合について説明する。ＰＬ
Ｌ回路８は入力信号が走査線５２５本／フィールド周波
数６０Ｈｚであれば、４ｆｓｃ（色副搬送波周波数）で
サンプリングし、１ライン当たり９１０のサンプルとな
り、約１４．３ＭＨｚで動作するが、走査線１０５０本
の倍速信号の場合では、この倍の８ｆｓｃの周波数の約
２８．６ＭＨｚで動作する。一方、ＰＬＬ回路９はＮＴ
ＳＣ信号の走査線５２５本／フィールド周波数６０Ｈｚ
の信号に変換するので、４ｆｓｃで処理する必要があ
り、約１４．３ＭＨｚのクロックを発生させる。なお、
この図４の構成では、出力側のクロック発生回路もＰＬ
Ｌ回路で構成しているが、非同期の安定した４ｆｓｃの
発振回路であってもよい。
明する。ここでは、走査線１０５０本／フィールド周波
数６０Ｈｚの信号を走査線５２５本／フィールド周波数
６０Ｈｚの信号に変換する場合について説明する。ＰＬ
Ｌ回路８は入力信号が走査線５２５本／フィールド周波
数６０Ｈｚであれば、４ｆｓｃ（色副搬送波周波数）で
サンプリングし、１ライン当たり９１０のサンプルとな
り、約１４．３ＭＨｚで動作するが、走査線１０５０本
の倍速信号の場合では、この倍の８ｆｓｃの周波数の約
２８．６ＭＨｚで動作する。一方、ＰＬＬ回路９はＮＴ
ＳＣ信号の走査線５２５本／フィールド周波数６０Ｈｚ
の信号に変換するので、４ｆｓｃで処理する必要があ
り、約１４．３ＭＨｚのクロックを発生させる。なお、
この図４の構成では、出力側のクロック発生回路もＰＬ
Ｌ回路で構成しているが、非同期の安定した４ｆｓｃの
発振回路であってもよい。
【０００９】走査線１０５０本／フィールド周波数６０
Ｈｚの信号を走査線５２５本／フィールド周波数６０Ｈ
ｚの信号に変換する場合、走査線変換部４のメモリ回路
４２はラインメモリで構成される。その書き込み制御信
号と読み出し制御信号の例を図５に示す。走査線５２５
本／フィールド周波数６０Ｈｚの信号を走査線５２５本
／フィールド周波数６０Ｈｚの信号に変換する場合は、
図５（Ａ）に示すように、メモリ回路４２に４ｆｓｃの
クロックで信号を書き込んで４ｆｓｃのクロックで信号
を読み出す。走査線１０５０本／フィールド周波数６０
Ｈｚの信号を走査線５２５本／フィールド周波数６０Ｈ
ｚの信号に変換する場合は、図５（Ｂ）に示すように、
８ｆｓｃのクロックでメモリ回路４２に１ライン置きに
信号を書き込み、４ｆｓｃのクロックで信号を読み出す
ことにより、走査線を半分に間引くことができる。
Ｈｚの信号を走査線５２５本／フィールド周波数６０Ｈ
ｚの信号に変換する場合、走査線変換部４のメモリ回路
４２はラインメモリで構成される。その書き込み制御信
号と読み出し制御信号の例を図５に示す。走査線５２５
本／フィールド周波数６０Ｈｚの信号を走査線５２５本
／フィールド周波数６０Ｈｚの信号に変換する場合は、
図５（Ａ）に示すように、メモリ回路４２に４ｆｓｃの
クロックで信号を書き込んで４ｆｓｃのクロックで信号
を読み出す。走査線１０５０本／フィールド周波数６０
Ｈｚの信号を走査線５２５本／フィールド周波数６０Ｈ
ｚの信号に変換する場合は、図５（Ｂ）に示すように、
８ｆｓｃのクロックでメモリ回路４２に１ライン置きに
信号を書き込み、４ｆｓｃのクロックで信号を読み出す
ことにより、走査線を半分に間引くことができる。
【００１０】
【発明が解決しようとする課題】ところで、映像信号を
時間軸上で操作する場合には、現在入力されている信号
の走査線におけるフレーム周波数がいくつであるか等の
映像信号の走査条件を知った上で、ＰＬＬ回路８で発生
させるクロックの周波数の設定と、メモリ回路４２の書
き込み制御回路４３，読み出し制御回路４４とを複雑に
コントロールする必要がある。特に、走査線５２５本／
フィールド周波数６０Ｈｚの信号と走査線１０５０本／
フィールド周波数６０Ｈｚの信号とでは、ＰＬＬ回路８
における周波数は２倍も異なるため、ＰＬＬ回路８をそ
れらの入力信号に同期させることが難しい。
時間軸上で操作する場合には、現在入力されている信号
の走査線におけるフレーム周波数がいくつであるか等の
映像信号の走査条件を知った上で、ＰＬＬ回路８で発生
させるクロックの周波数の設定と、メモリ回路４２の書
き込み制御回路４３，読み出し制御回路４４とを複雑に
コントロールする必要がある。特に、走査線５２５本／
フィールド周波数６０Ｈｚの信号と走査線１０５０本／
フィールド周波数６０Ｈｚの信号とでは、ＰＬＬ回路８
における周波数は２倍も異なるため、ＰＬＬ回路８をそ
れらの入力信号に同期させることが難しい。
【００１１】そのため、ＰＬＬ回路８の分周器８２の分
周比Ｎｗを変えるため、端子１２より入力される信号に
よって分周器８２を制御する必要があり、また、端子１
３より入力される信号によって入力段に設けられている
ＬＰＦ２の帯域特性も切り換える必要がある。しかしな
がら、これらの分周器８２及びＬＰＦ２の切り換え制御
を自動的に行う手段がなかったので、手動で行わなけれ
ばならないとう問題点があった。本発明はこのような問
題点に鑑みなされたものであり、入力された映像信号に
応じて自動的にＰＬＬ回路の分周比やＬＰＦの帯域特性
を切り換えることができる走査線変換回路を提供するこ
とを目的とする。
周比Ｎｗを変えるため、端子１２より入力される信号に
よって分周器８２を制御する必要があり、また、端子１
３より入力される信号によって入力段に設けられている
ＬＰＦ２の帯域特性も切り換える必要がある。しかしな
がら、これらの分周器８２及びＬＰＦ２の切り換え制御
を自動的に行う手段がなかったので、手動で行わなけれ
ばならないとう問題点があった。本発明はこのような問
題点に鑑みなされたものであり、入力された映像信号に
応じて自動的にＰＬＬ回路の分周比やＬＰＦの帯域特性
を切り換えることができる走査線変換回路を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、入力された映像信号の走
査線を変換する走査線変換回路において、前記入力され
た映像信号を第１のクロックによって書き込み、第２の
クロックによって読み出すことにより走査線を変換する
メモリ回路を有する走査線変換部と、前記入力された映
像信号の水平同期信号に同期した前記第１のクロックを
発生する第１のＰＬＬ回路と、前記走査線変換部より出
力された走査線変換後の映像信号の水平同期信号に同期
した前記第２のクロックを発生する第２のＰＬＬ回路
と、前記入力された映像信号の水平同期信号期間を前記
第２のクロックでカウントする第１のカウンタ回路と、
前記第１のカウンタ回路によるカウント値によって前記
入力された映像信号がいかなる信号であるかを判別する
判別回路とを設け、前記判別回路による判別結果に従っ
て前記第１のＰＬＬ回路における分周比を切り換えるこ
とを特徴とする走査線変換回路を提供するものである。
の技術の課題を解決するため、入力された映像信号の走
査線を変換する走査線変換回路において、前記入力され
た映像信号を第１のクロックによって書き込み、第２の
クロックによって読み出すことにより走査線を変換する
メモリ回路を有する走査線変換部と、前記入力された映
像信号の水平同期信号に同期した前記第１のクロックを
発生する第１のＰＬＬ回路と、前記走査線変換部より出
力された走査線変換後の映像信号の水平同期信号に同期
した前記第２のクロックを発生する第２のＰＬＬ回路
と、前記入力された映像信号の水平同期信号期間を前記
第２のクロックでカウントする第１のカウンタ回路と、
前記第１のカウンタ回路によるカウント値によって前記
入力された映像信号がいかなる信号であるかを判別する
判別回路とを設け、前記判別回路による判別結果に従っ
て前記第１のＰＬＬ回路における分周比を切り換えるこ
とを特徴とする走査線変換回路を提供するものである。
【００１３】
【実施例】以下、本発明の走査線変換回路について、添
付図面を参照して説明する。図１は本発明の走査線変換
回路の一実施例を示すブロック図、図２は本発明の走査
線変換回路の動作を説明するための波形図、図３は本発
明の走査線変換回路の動作を説明するためのフローチャ
ートである。なお、図１において、図４と同一部分には
同一符号が付してある。
付図面を参照して説明する。図１は本発明の走査線変換
回路の一実施例を示すブロック図、図２は本発明の走査
線変換回路の動作を説明するための波形図、図３は本発
明の走査線変換回路の動作を説明するためのフローチャ
ートである。なお、図１において、図４と同一部分には
同一符号が付してある。
【００１４】図１において、入力端子１には輝度信号ま
たは色差信号のアナログ信号が入力され、ローパスフィ
ルタ（ＬＰＦ）２によって帯域制限される。なお、ＬＰ
Ｆ２の帯域特性は後述のようにして制御される。ＬＰＦ
２の出力はＡ／Ｄ変換回路に入力されてデジタル信号に
変換され、走査線変換部４に入力される。走査線変換部
４は垂直・水平フィルタ４１，メモリ回路４２，書き込
み制御回路４３，読み出し制御回路４４とより構成され
る。また、入力されたアナログ信号は同期分離回路７に
も入力され、同期分離回路７は同期信号を分離して出力
する。同期分離回路７より出力された水平同期信号は、
入力信号に同期したクロックを発生するためのクロック
発生回路であるＰＬＬ回路８に入力される。このＰＬＬ
回路８は分周器８１，位相比較器（ＰＤ）８２，電圧制
御発振器（ＶＣＯ）８３とより構成される。
たは色差信号のアナログ信号が入力され、ローパスフィ
ルタ（ＬＰＦ）２によって帯域制限される。なお、ＬＰ
Ｆ２の帯域特性は後述のようにして制御される。ＬＰＦ
２の出力はＡ／Ｄ変換回路に入力されてデジタル信号に
変換され、走査線変換部４に入力される。走査線変換部
４は垂直・水平フィルタ４１，メモリ回路４２，書き込
み制御回路４３，読み出し制御回路４４とより構成され
る。また、入力されたアナログ信号は同期分離回路７に
も入力され、同期分離回路７は同期信号を分離して出力
する。同期分離回路７より出力された水平同期信号は、
入力信号に同期したクロックを発生するためのクロック
発生回路であるＰＬＬ回路８に入力される。このＰＬＬ
回路８は分周器８１，位相比較器（ＰＤ）８２，電圧制
御発振器（ＶＣＯ）８３とより構成される。
【０００１５】一方、走査線変換部４より出力された信
号はＤ／Ａ変換回路５に入力されてアナログ信号に変換
され、ＬＰＦ６によって帯域制限されて出力端子１１よ
り出力される。また、ＬＰＦ６より出力された信号は同
期分離回路１０にも入力され、同期分離回路１０は同期
信号を分離して出力する。同期分離回路１０より出力さ
れた水平同期信号は、出力信号に同期したクロックを発
生するためのクロック発生回路であるＰＬＬ回路９に入
力される。このＰＬＬ回路９は分周器９１，位相比較器
９２，ＶＣＯ９３とより構成される。
号はＤ／Ａ変換回路５に入力されてアナログ信号に変換
され、ＬＰＦ６によって帯域制限されて出力端子１１よ
り出力される。また、ＬＰＦ６より出力された信号は同
期分離回路１０にも入力され、同期分離回路１０は同期
信号を分離して出力する。同期分離回路１０より出力さ
れた水平同期信号は、出力信号に同期したクロックを発
生するためのクロック発生回路であるＰＬＬ回路９に入
力される。このＰＬＬ回路９は分周器９１，位相比較器
９２，ＶＣＯ９３とより構成される。
【００１６】ＰＬＬ回路８において、分周器８１はＶＣ
Ｏ８３の出力を１／Ｎｗに分周して位相比較器８２に入
力する。なお、この分周器８１における分周比Ｎｗは後
述のようにして切り換えられる。位相比較器８２は分周
器８１の出力と同期分離回路７より入力された水平同期
信号とを位相比較し、ＶＣＯ８３を制御する。このよう
にしてＶＣＯ８３より出力された入力信号に同期したク
ロックは走査線変換部４の書き込み制御回路４３に入力
される。また、ＰＬＬ回路９もＰＬＬ回路８と同様の動
作によって出力信号に同期したクロックを発生し、走査
線変換部４の読み出し制御回路４４に入力する。なお、
ＰＬＬ回路９における分周器９１はＶＣＯ９３の出力を
１／Ｎｒに分周する。これによって、走査線変換部４の
メモリ回路４２は入力信号と出力信号の周波数に応じて
走査線変換する。
Ｏ８３の出力を１／Ｎｗに分周して位相比較器８２に入
力する。なお、この分周器８１における分周比Ｎｗは後
述のようにして切り換えられる。位相比較器８２は分周
器８１の出力と同期分離回路７より入力された水平同期
信号とを位相比較し、ＶＣＯ８３を制御する。このよう
にしてＶＣＯ８３より出力された入力信号に同期したク
ロックは走査線変換部４の書き込み制御回路４３に入力
される。また、ＰＬＬ回路９もＰＬＬ回路８と同様の動
作によって出力信号に同期したクロックを発生し、走査
線変換部４の読み出し制御回路４４に入力する。なお、
ＰＬＬ回路９における分周器９１はＶＣＯ９３の出力を
１／Ｎｒに分周する。これによって、走査線変換部４の
メモリ回路４２は入力信号と出力信号の周波数に応じて
走査線変換する。
【００１７】上述のように、走査線変換を行う場合に
は、入力された信号がどのような信号であるかを知った
上で処理する必要がある。走査線変換回路ではメモリ回
路４２の書き込みのためのクロックと読み出しのための
クロックを有しており、書き込みのためのクロックはＰ
ＬＬ回路８によって発生されて入力信号の周波数に追従
するようになっている。一方、読み出しのためのクロッ
クは走査線変換した出力波形に合うタイミングで読み出
すため、固定の周波数で発振している。そこで、この読
み出しのためのクロックを利用して、入力信号の同期信
号から次の同期信号までの期間のクロック数をカウント
することによって入力信号の走査条件を知ることができ
る。
は、入力された信号がどのような信号であるかを知った
上で処理する必要がある。走査線変換回路ではメモリ回
路４２の書き込みのためのクロックと読み出しのための
クロックを有しており、書き込みのためのクロックはＰ
ＬＬ回路８によって発生されて入力信号の周波数に追従
するようになっている。一方、読み出しのためのクロッ
クは走査線変換した出力波形に合うタイミングで読み出
すため、固定の周波数で発振している。そこで、この読
み出しのためのクロックを利用して、入力信号の同期信
号から次の同期信号までの期間のクロック数をカウント
することによって入力信号の走査条件を知ることができ
る。
【００１８】このような原理に基づいて本発明により新
たに加えられたのは、Ｈカウンタ回路１４，カウンタ回
路１５，判別回路１６である。Ｈカウンタ回路１４には
同期分離回路７より出力された水平（Ｈ）同期信号及び
フレーム（Ｆ）同期信号が入力される。Ｈカウンタ回路
１４は、フレーム同期信号期間を水平同期信号周期でカ
ウントすることによって入力信号の走査線数を検出する
ことができる。カウンタ回路１５には同期分離回路７よ
り出力された水平同期信号とＰＬＬ回路９のＶＣＯ９３
より出力される読み出し側のクロックが入力され、水平
同期信号期間をそのクロックでカウントすることによ
り、入力信号の走査線周波数（フィールド周波数）を検
出することができる。
たに加えられたのは、Ｈカウンタ回路１４，カウンタ回
路１５，判別回路１６である。Ｈカウンタ回路１４には
同期分離回路７より出力された水平（Ｈ）同期信号及び
フレーム（Ｆ）同期信号が入力される。Ｈカウンタ回路
１４は、フレーム同期信号期間を水平同期信号周期でカ
ウントすることによって入力信号の走査線数を検出する
ことができる。カウンタ回路１５には同期分離回路７よ
り出力された水平同期信号とＰＬＬ回路９のＶＣＯ９３
より出力される読み出し側のクロックが入力され、水平
同期信号期間をそのクロックでカウントすることによ
り、入力信号の走査線周波数（フィールド周波数）を検
出することができる。
【００１９】カウンタ回路１５の動作について図２を用
いてさらに説明する。メモリ回路４２の読み出しクロッ
クの周波数が４ｆｓｃの場合、入力信号が走査線５２５
本／フィールド周波数６０Ｈｚの信号であれば、図２
（Ａ）に示すように、走査線は５２５本で水平同期信号
期間は９１０クロックとなる。また、走査線１０５０本
／フィールド周波数６０Ｈｚの倍速信号であれば、図２
（Ｂ）に示すように、走査線は１０５０本で４５５クロ
ックとなる。
いてさらに説明する。メモリ回路４２の読み出しクロッ
クの周波数が４ｆｓｃの場合、入力信号が走査線５２５
本／フィールド周波数６０Ｈｚの信号であれば、図２
（Ａ）に示すように、走査線は５２５本で水平同期信号
期間は９１０クロックとなる。また、走査線１０５０本
／フィールド周波数６０Ｈｚの倍速信号であれば、図２
（Ｂ）に示すように、走査線は１０５０本で４５５クロ
ックとなる。
【００２０】Ｈカウンタ回路１４より出力された入力信
号の走査線数を表すカウント値とカウンタ回路１５より
出力された入力信号のフィールド周波数を表すカウント
値は判別回路１６に入力される。判別回路１６は入力さ
れた２つのカウント値の組み合わせによって、入力信号
の種類を判別することができる。判別回路１６の出力は
ＰＬＬ回路８における分周器８１の分周比Ｎｗを変化さ
せるための端子１２、及び、ＬＰＦ２の帯域特性を変化
させるための端子１３に入力される。このようにしてＰ
ＬＬ回路８における分周器８１の分周比Ｎｗ及びＬＰＦ
２の帯域特性を変化させれば、ＰＬＬ回路８によるクロ
ックの周波数を容易に入力信号に同期させることがで
き、また、入力段のＬＰＦ２の帯域特性も自動的に切り
換えることが可能となる。なお、判別回路１６はマイク
ロコンピュータによって構成できる。
号の走査線数を表すカウント値とカウンタ回路１５より
出力された入力信号のフィールド周波数を表すカウント
値は判別回路１６に入力される。判別回路１６は入力さ
れた２つのカウント値の組み合わせによって、入力信号
の種類を判別することができる。判別回路１６の出力は
ＰＬＬ回路８における分周器８１の分周比Ｎｗを変化さ
せるための端子１２、及び、ＬＰＦ２の帯域特性を変化
させるための端子１３に入力される。このようにしてＰ
ＬＬ回路８における分周器８１の分周比Ｎｗ及びＬＰＦ
２の帯域特性を変化させれば、ＰＬＬ回路８によるクロ
ックの周波数を容易に入力信号に同期させることがで
き、また、入力段のＬＰＦ２の帯域特性も自動的に切り
換えることが可能となる。なお、判別回路１６はマイク
ロコンピュータによって構成できる。
【００２１】ところで、以上の例では、走査線数，フィ
ールド周波数がいずれも異なる信号の判別を考えたが、
フィールド周波数が同一の信号しか入力されない場合は
Ｈカウンタ１４による判別は必要ない。同一フィールド
周波数の信号しか入力されない場合の判別回路１６の動
作について図３を用いて説明する。
ールド周波数がいずれも異なる信号の判別を考えたが、
フィールド周波数が同一の信号しか入力されない場合は
Ｈカウンタ１４による判別は必要ない。同一フィールド
周波数の信号しか入力されない場合の判別回路１６の動
作について図３を用いて説明する。
【００２２】図３において、ステップ１でカウンタ１５
の出力が４５５クロックであるかどうかを判定し、そう
であれば走査線１０５０本／フィールド周波数６０Ｈｚ
の信号であると判断できる。ステップ１で４５５クロッ
クでなければ、ステップ２に移り、カウンタ１５の出力
が９１０クロックであるかどうかを判定する。ステップ
２で９１０クロックであれば走査線５２５本／フィール
ド周波数６０Ｈｚの信号であると判断できる。
の出力が４５５クロックであるかどうかを判定し、そう
であれば走査線１０５０本／フィールド周波数６０Ｈｚ
の信号であると判断できる。ステップ１で４５５クロッ
クでなければ、ステップ２に移り、カウンタ１５の出力
が９１０クロックであるかどうかを判定する。ステップ
２で９１０クロックであれば走査線５２５本／フィール
ド周波数６０Ｈｚの信号であると判断できる。
【００２３】前述のように、マルチメディア対応テレビ
ジョン受像機では、種々の信号ソースを映出する。表１
に各種の信号における水平周波数，垂直周波数を示す。
本発明の走査線変換回路では、表１に示すような種々の
信号に自動的に対応することができるので、極めて使い
勝手がよい。
ジョン受像機では、種々の信号ソースを映出する。表１
に各種の信号における水平周波数，垂直周波数を示す。
本発明の走査線変換回路では、表１に示すような種々の
信号に自動的に対応することができるので、極めて使い
勝手がよい。
【００２４】
【表１】
【００２５】なお、表１中、ＥＤＴＶはクリアビジョ
ン、ＨＤＴＶはハイビジョン、ＰＣ−９８は日本電気株
式会社のパソコン、ＶＧＡはＩＢＭ社のパソコン、ＭＡ
Ｃはアップルコンピュータ社のパソコンを意味してい
る。
ン、ＨＤＴＶはハイビジョン、ＰＣ−９８は日本電気株
式会社のパソコン、ＶＧＡはＩＢＭ社のパソコン、ＭＡ
Ｃはアップルコンピュータ社のパソコンを意味してい
る。
【００２６】
【発明の効果】以上詳細に説明したように、本発明の走
査線変換回路は、入力された映像信号を第１のクロック
によって書き込み、第２のクロックによって読み出すこ
とにより走査線を変換するメモリ回路を有する走査線変
換部と、入力された映像信号の水平同期信号に同期した
第１のクロックを発生する第１のＰＬＬ回路と、走査線
変換部より出力された走査線変換後の映像信号の水平同
期信号に同期した第２のクロックを発生する第２のＰＬ
Ｌ回路と、入力された映像信号の水平同期信号期間を第
２のクロックでカウントする第１のカウンタ回路と、こ
の第１のカウンタ回路によるカウント値によって入力さ
れた映像信号がいかなる信号であるかを判別する判別回
路とを設け、この判別回路による判別結果に従って第１
のＰＬＬ回路における分周比を切り換えるように構成
し、また、判別回路による判別結果に従って入力段にお
けるローパスフィルタ（ＬＰＦ）の特性を切り換えるよ
うに構成したので、入力された映像信号に応じて自動的
に第１のＰＬＬ回路の分周比やＬＰＦの帯域特性を切り
換えることができる。従って、本発明によれば、手動に
よる切り換えを行う必要がないので、極めて使い勝手が
よい。
査線変換回路は、入力された映像信号を第１のクロック
によって書き込み、第２のクロックによって読み出すこ
とにより走査線を変換するメモリ回路を有する走査線変
換部と、入力された映像信号の水平同期信号に同期した
第１のクロックを発生する第１のＰＬＬ回路と、走査線
変換部より出力された走査線変換後の映像信号の水平同
期信号に同期した第２のクロックを発生する第２のＰＬ
Ｌ回路と、入力された映像信号の水平同期信号期間を第
２のクロックでカウントする第１のカウンタ回路と、こ
の第１のカウンタ回路によるカウント値によって入力さ
れた映像信号がいかなる信号であるかを判別する判別回
路とを設け、この判別回路による判別結果に従って第１
のＰＬＬ回路における分周比を切り換えるように構成
し、また、判別回路による判別結果に従って入力段にお
けるローパスフィルタ（ＬＰＦ）の特性を切り換えるよ
うに構成したので、入力された映像信号に応じて自動的
に第１のＰＬＬ回路の分周比やＬＰＦの帯域特性を切り
換えることができる。従って、本発明によれば、手動に
よる切り換えを行う必要がないので、極めて使い勝手が
よい。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の動作を説明するための波形図である。
【図３】本発明の動作を説明するためのフローチャート
である。
である。
【図４】従来例を示すブロック図である。
【図５】従来例の動作を説明するための波形図である。
２，６ ローパスフィルタ
３ Ａ／Ｄ変換回路
４ 走査線変換部
４１ 垂直・水平フィルタ
４２ メモリ回路
４３ 書き込み制御回路
４４ 読み出し制御回路
５ Ｄ／Ａ変換回路
７，１０ 同期分離回路
８ ＰＬＬ回路
９ ＰＬＬ回路（クロック発生回路）
８１，９１ 分周器
８２，９２ 位相比較器
８３，９３ 電圧制御発振器
１２，１３ 端子
１４ Ｈカウンタ回路（第２のカウンタ回路）
１５ カウンタ回路
１６ 判別回路
Claims (3)
- 【請求項１】入力された映像信号の走査線を変換する走
査線変換回路において、 前記入力された映像信号を第１のクロックによって書き
込み、第２のクロックによって読み出すことにより走査
線を変換するメモリ回路を有する走査線変換部と、 前記入力された映像信号の水平同期信号に同期した前記
第１のクロックを発生する第１のＰＬＬ回路と、 前記走査線変換部より出力された走査線変換後の映像信
号の水平同期信号に同期した前記第２のクロックを発生
する第２のＰＬＬ回路と、 前記入力された映像信号の水平同期信号期間を前記第２
のクロックでカウントする第１のカウンタ回路と、 前記第１のカウンタ回路によるカウント値によって前記
入力された映像信号がいかなる信号であるかを判別する
判別回路とを設け、 前記判別回路による判別結果に従って前記第１のＰＬＬ
回路における分周比を切り換えることを特徴とする走査
線変換回路。 - 【請求項２】前記入力された映像信号のフレーム同期信
号期間を、前記入力された映像信号の水平同期信号周期
でカウントする第２のカウンタ回路をさらに有し、 前記判別回路は前記第１のカウンタ回路によるカウント
値と前記第２のカウンタ回路によるカウント値とによっ
て、前記入力された映像信号の走査線数とフィールド周
波数を判別することを特徴とする請求項１記載の走査線
変換回路。 - 【請求項３】前記走査線変換部の前段に前記入力された
映像信号を帯域制限するローパスフィルタを有し、前記
判別回路による判別結果に従って前記ローパスフィルタ
の特性を切り換えることを特徴とする請求項１または２
記載の走査線変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33971494A JP3407449B2 (ja) | 1994-12-28 | 1994-12-28 | 走査線変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33971494A JP3407449B2 (ja) | 1994-12-28 | 1994-12-28 | 走査線変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186801A JPH08186801A (ja) | 1996-07-16 |
| JP3407449B2 true JP3407449B2 (ja) | 2003-05-19 |
Family
ID=18330119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33971494A Expired - Fee Related JP3407449B2 (ja) | 1994-12-28 | 1994-12-28 | 走査線変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3407449B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10319932A (ja) * | 1997-05-16 | 1998-12-04 | Sony Corp | ディスプレイ装置 |
| US6233020B1 (en) * | 1998-08-07 | 2001-05-15 | Thomson Licensing S.A. | Phase lock loop with selectable response |
| JP2007214973A (ja) * | 2006-02-10 | 2007-08-23 | Sharp Corp | 映像信号処理回路及び映像表示装置 |
-
1994
- 1994-12-28 JP JP33971494A patent/JP3407449B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08186801A (ja) | 1996-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5134479A (en) | NTSC high resolution television converting apparatus for converting television signals of an NTSC system into high resolution television signals | |
| US6429904B2 (en) | Method for converting analog video signal to digital video signal | |
| US4782391A (en) | Multiple input digital video features processor for TV signals | |
| EP0180450B1 (en) | Television display apparatus having character generator with non-line-locked clock | |
| JP3407449B2 (ja) | 走査線変換回路 | |
| US5677737A (en) | Video compression for wide screen television | |
| US4951126A (en) | Video signal processing method and apparatus therefor for creating a picture-in-picture | |
| JPH0832022B2 (ja) | 映像信号変換装置 | |
| JP4117580B2 (ja) | ビデオ信号用回路 | |
| JPH05103260A (ja) | 映像信号合成装置 | |
| JP2967727B2 (ja) | 画像表示制御回路 | |
| JP3129866B2 (ja) | アスペクト比変換装置 | |
| JP2000092373A (ja) | カメラシステムおよびその制御方法 | |
| KR0138576B1 (ko) | 화면 크기 변환장치 | |
| KR0173348B1 (ko) | 다중화면 표시기능을 구비하는 영상처리장치 | |
| JPS60180290A (ja) | テレビジヨン受像機 | |
| JPS63193783A (ja) | ｎ倍速走査テレビジヨン受像機 | |
| US20020041342A1 (en) | Horizontal automatic frequency control (AFC) circuit | |
| JPH1132234A (ja) | 水平同期信号分離回路 | |
| JPH0430789B2 (ja) | ||
| JPH11234629A (ja) | テレビジョン信号方式変換装置 | |
| JPH05316482A (ja) | 信号処理アダプタ | |
| JPH1165539A (ja) | 信号変換方法および信号変換装置 | |
| JPH06335028A (ja) | ワイドアスペクトテレビジョン受像機 | |
| JPH07101931B2 (ja) | 画像処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090314 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090314 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120314 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |