CN1149835C - 宽屏幕电视的视频压缩 - Google Patents

Abstract

第一锁相环(14)有一个工作于第一频率并与视频信号同步的第一振荡器和一个产生多个时序信号的计数器。第二锁相环(30)有一个工作于比第一频率小的第二频率，并与时序信号中的一个同步的第二振荡器。控制器(42)中的一个开关(46)选择第一种第二频率中的一个作为输出(RCLK)。视频信号存储器有与第二振荡器(32)的输出连接的一个写时钟输入，及与开关(46)连接的读时钟输入。

Description

宽屏幕电视的视频压缩

技术领域

本发明涉及视频压缩电路，尤其涉及用于加速来自普通信号源的，视频信号使之在宽屏幕电视接收机上显示而不产生图象纵横比失真的视频压缩电路。

背景技术

现在的一些宽屏幕电视接收机装有16∶9的宽格式显示比显像管，格式显示比是一种与图象的边界或边缘有关的宽高比。如果没有附加电路，有4∶3格式显示比的普通视频信号以图象被水平延伸的形式在这样的宽屏幕电视接收机上显示。换句话说，该图象宽高比，即画面中与相关的另一种宽高比产生了失真。

另外一种防止这种图象宽高比失真的解决办法是提供视频信号的时间压缩。视频信号的时间压缩通过按照一个取样速率将视频信号的时间离散值存入一个存贮器并且以一个比取样速率快的第二速率从这个存贮器里读出来来实现。数字存贮器比模拟存贮器更便宜，更适用。因此信号最好首先通过模拟数字变换器数字化；然而，只有视频必须被压缩。接收时必须将同步信号保留下来。例如，以一个先进先出(FIFO)寄存器构成的存贮器足以满足这一操作。在已有技术中，存贮器是至少一个视频存贮器。数字取样值被连续计时送入FIFO。同步分量以正常的速率读出。时钟频率被增加以读出视频信号。以增加了的时钟频率，从FIFO里读出的取样值比写入FIFO里的要多。在某一段时间间隔期间停止时钟就能够保持输出取样值的数量等于输入取样值的数量，FIFO的输出通过一个数字模拟变换成模拟信号。

换句话说，视频信号被水平加速，这样就导致4∶3画面比全部有效宽屏幕画面占用的屏幕要少。如果画面置于屏幕的左边则右边出现一个垂直带，如果画面在屏幕的右边则在左边出现一个垂直带，如果画面在屏幕的中心则垂直带在画面的两边出现。垂直带通常是由无效(non active)的视频信息产生的，且经常只是一个不变的色彩或图案。视频加速电路趋于复杂且昂贵，特别是希望它来控制4∶3画面的水平位置。视频存贮器的严格同步和定时读、写时钟信号的产生也是困难的。这就需要一个简单且低廉的视频加速电路，它仍然是可靠的，准确的，而且能够由很多容易得到的器件来实现。

发明内容

这里叙述的发明方案是满足了简单，价廉而且可靠要求的视频加速电路，这些发明方案包括一个新颖的锁相环电路，一个微型视频存贮装置，它可以小于一个视频行的长度，在一个锁相环中的信号计数器用于产生控制视频存贮器所需的所有时序信号。

按照本发明方案，满足简单，价廉而且可靠的视频加速电路包括：一个单一锁相环具有第一振荡器，该振荡器以单一频单与来自视频信号的同步分量同步工作，这个单一锁相环还具有一个产生多个时序信号的记数器；一个第二锁相环具有第二振荡器，该振荡器以比第一频率低的第二频率与多个时序信号中的第一时序号同步工作；一个连接第一，第二振荡器的开关装置，用来选择第一，第二频率中的一个作为输出；至少一个存贮视频信号的视频存贮器，具有一个连接到第二振荡器的写时钟输入端口，一个连接开关装置的读时钟输入端口，以及一个分别连接多个时序信号中的单第二，第三个的写、读复位输入控制端子；以用于控制形状装置的控制装置。

至少一个模拟数字变换器，具有一个接收视频信号的模拟数据输入，一个与至少一个视频存贮器连接的数字数据输出，一个连接第二振荡器的第一时钟输入端子和连接多个时序信号中第四个的箱位信号输入端子。

至少一个数字模拟变换器，具有一个与至少一个视频存贮器连接的数字数据输入，一个模拟数据输出端子以及一个连接到开关装置的第二时钟输入端子。

一个译码器，有连接到计数器的输入和分别产生读复位信号和箝位信号的输出。

按照另一发明方案，满足简单、价廉、可靠要求的一个视频加速电路包括：用于分离视频信号的同步分量的装置；一个具有以频率nfH与同步分量同步工作的第一振荡器，这里n是一个整数，同步分量频率为fH；一个第二锁相环具有以频率mfH与第一锁相环的一个输出同步工作的第二振荡器，这里m是一个比n小的整数；控制装置，响应一个输入信号并连接到第一，第二锁相环，第一锁相环、第二锁相环和控制装置都产生多个视频存贮控制信号中的至少一个；以及至少一个连接接收视频存贮控制信号的视频存贮器，这个视频信号以频率mfH与同步分量同步地写入存贮器，并且以控制装置选择的nfH，mfH频率中的一个频率与同步分量同步地从存贮器读出来，当mfH频率被选择时，视频信号从系数n/m加速。

第一、第二锁相环可包括：在第一锁相环里的单一分频器，该锁相环具有产生多元时序信号的多级，第一个时序信号的频率为n/a fH，第二个时序信号的频率为n/a*b fH，这里a、b都是整数而且a*b＝n；在第一锁相环里的第一相位测器(鉴相器)响应来自视频信号的同步分量并且响应频率为m/a*b fH的第二个时序信号；在第二锁相环里的第二分频器，输出频率为m/c fH，这里c是一个整数而且m/c＝n/a；以及，在第二锁相环里的第二相位检测器(鉴相器)响应第一时序信号，频率为n/a fH，并且响应第二分频器。

控制装置可以包括一个时序信号和开关装置的译码器。开关装置可包括：选择频率为nfH的第一工作模式，选择频率为mfH的第二工作模式；既不选择频率nfH，又不选择频率mfH的第三种工作模式。第三种工作模式可用来控制4∶3画面的水平位置。

视频存贮器可以是一个数字先进先出(FIFO)视频存贮器。相应地，电路可以进一步包括：至少一个使先前被写入存贮器的视频信号数字化的模拟数字变换器，这个模拟数字变换器以频率mfH与同步分量时钟同步；以及，至少一个从存贮器读出视频数据的数字模拟变换器，这个数字模拟变换以被开关装置选择的频率nfH和mfH中的一个与同步分量时钟同步。

在此最佳实施例里，第一锁相环的振荡器工作频率是18MHZ而第二锁相环的振荡器工作频率是13.5MHZ。在本实施例中，n＝1152；m＝864；a＝4；b＝288；以及c＝3。相应地：n/m＝4/3；n/a＝m/c＝288。

输入控制信号可以是一个简单的直接由用户产生的命令。或者，输入控制信号也可以由与输入视频信号的格式显式比一致的一个自动检测电路产生，单独地或与一个微处理器结合，该微处理器可以控制视频显示的其它方面，例如：4∶3画面以及复合画面显示的位置。

按照再一发明方案，产生用于加速视频信号的读时钟信号的第一锁相环，与输入视频信号的同步分量直接同步；虽然，产生所有情形下的写控制时钟信号，和不要求视频加速时的读时钟信号的第二锁相环通过一个由第一锁相环产生的中间时序信号与输入视频信号的同步分量间接同步，开关的操作与输入视频信号分量同步以在操作之间提供一个平稳转换。

附图说明

图1是按照一个发明方案的视频加速电路的控制逻辑框图。

图2a-2g是用于解释图1所示控制逻辑操作的波形。

图3是由图1所示逻辑控制的视频信号处理电路的框图。

图4是用于解释图1所示锁相环的操作的框图。

具体实施方式

4∶3的时间压缩比例，对应4∶3的视频加速，需要在一个格式显示比为16∶9的宽屏幕上显示一个来自4∶3格式显示比例源的视频信号。写、读时钟频率比为一个3∶4的比例。当输入视频的采样频率选择为13.5MHZ时，读视频采样的其它频率必须是18MHZ。提供这些频率的每个时钟发生器必须锁定在被加速的输入视频信号的行频。

将第一锁相环用于18MHZ时钟，并把它锁定在输入视频信号的行同步分量上，以用将第二锁相环用于13.5MHZ时钟，并把它锁定在18MHZ时钟上，有许多优点。控制逻辑10结合锁相环的这个先进方案如图1框图所示。控制逻辑产生所有控制执行视频加速的模拟数字(A/D)变换器，视频存贮器，以及数字模拟(D/A)变换器所需的信号。

一个输入视频信号(VIDEO IN)提供一个行同步信号分离器12。频率为fH的一个行同步分量是第一锁相环14的一个输入。为了说明由fH倍频得到的工作频率和时序信号，这个锁相环也示于图4。

fH同步分量是第一相位检波器(Φ1)24的一个输入。锁相环14有一个标称频率为18MHZ的压控荡器16。这个频率可以扩大为nfH，其中n＝1152。振荡器16的nfH输出是11位记数器18的一个输入，该计数器具有第一分频和第二分频组合20和22。第一分频器20将nfH信号按原数a分频(n/a fH)，第二分频器22将n/a fH信号按原数b分频，即为n/a×b fH。第一级分频器20的输出表示11位计数器的低的两位，在图示实施例里，原数a＝4。第二级分频器22的输出表示11位计数器的九位，在图示实施例里，原数b＝288。在图示实施例里，4×288＝1152，由于a×b＝n，n/a×b fH必然等于fH，由此计数器18的输出企为相位检测器(鉴相器)24的其它输入的适当的计时。相位检波器(鉴相器)24的输出与低通滤波器(LPF)26汇合，给振荡器26提供一个频率控制电压。

n/a fH信号是第二锁相环30的一个输入。n/a fH信号是第二相位检波器(鉴相器)(Φ2)36的一个输入。锁相环30有一个标称频率为13.5MHZ的压控振荡器。这个频率能扩大为mfH，这里m＝864。振荡器16的mfH输出是计数器34的一个输入，它将mfH信号用系数C分频，即是m/c fH。在图示实施例里，系数C＝3。由于m/c＝n/a＝288，计数器38的输出作为鉴相器36的其它输入被适当定时。鉴相器36的与低通滤波器(LPF)38汇合给振荡器32提供一个频率控制电压。

一个控制装置42包括一个译码器44和一个开关46，译码器44响应锁相环14中的计数器18的分频的输出，也响应来自信号源58的一个输入控制信号。信号源58图示为一个简单的开关，串联在地和一个提拉电阻60之间，该电阻与一个电压源+V连接。输入控制信号可以是一个简单的用户直接产生的命令，在那种情况下信号源58可以表示为一个遥控按钮。或者，信号源58可以代表一个自动检测电路，该电路鉴别单个输入视频信号的格式显示比，或者代表一个与微处理器连接的一个检测器。这样一个微处理器可以控制视频显示的其它方面，例如，4∶3画面和复合画面显示的位置。

开关46有三个输入和一个输出。输入端口48是振荡器16的18MHZ输出，输入端口52是振荡器32的135MHZ输出，输入端口50是悬空的，没有信号。解码器44产生一个开关控制信号45，它决定三个输入中的哪一个连接到输出端口54。开关提供三种工作模式：第一工作模式选择nfH(18MHZ)频率作为输出；第二工作模式选择mfH(13.5MHZ)作为输出；第三工作模式既不选择nfH也不选择mfH频率，实际上根本不选择任何信号作为输出；

尤其先进的是计数器18提供了所有的控制视频加速所需的时序信号，它包括视频存贮器的读，写复位信号，模拟到数字转换器的一个箱位信号和第二锁相环的同步信号。

如图3所示框图中的一个视频处理器70响应控制逻辑10产生的控制和时钟/时序信号。输入视频信号在图中用R，G，B形式表示。R，G，B信号(用Rin，Gin，Bin表示)分别输入到模拟到数字转换器72，74，76的同步分量在Gin信号上，它也是控制逻辑10的一个输入。模拟到数字转换器72，74，76的输出分别输入给先进先出(FIFO)视频存储器78，80和82。视频存储器78，80和82在长度上比全电视信号的短些。在一个实施例中，4∶3画面将放在16∶9宽屏幕显示的中间，例如，存储器需要提供的延迟仅够将画面的左边从显示的左边向显示的右边移动大约视频长度的2/9。延迟响应数据写入存储器期间的时间而不响应从存储器读出的时间。存储器78，80和82的输出分别输入给模拟到数字转换器84，86和88。数字到模拟转换器84，86和82的输出是R，G，B输出信号，分别用Rout，Gout，Bout表示。

为了简明扼要，将连接模拟输出和转换器输出的合适的滤波器省略。

或者，通过使用Y，U，V分量信号；以及在同样的视频存储器中混合u，v分量能够节省分量的数量。

模拟到数字转换器72，74和76的采样时钟和视频存储器78，80和82的写时钟(WCLK)是相同的信号。数字到模拟转换器的采样时钟和视频存储器78，80和82的读时钟(RCLK)是相同的信号。

写时钟信号是13.5MHZ振荡器32的输出。读时钟是开关46的输出，它也可以是18MHZ振荡器16的输出，13.5MHZ振荡器32的输出，或者根本没有信号。

图2a-2g表示逻辑电路10的所有输出信号波形，以及图2a中HSYNC表示的同步分量，和计数器18的计数的时序图。所有信号参考计数器18的第一，第二级分频器20，22的输出，如图所示，它们分别指示11位计数器的低位和高位。计数器18从0到971和从1024到1203计数，在图2C中用COUNT表示。COUNT的值在HSYNC开始时是1024。如图2b所示的CLMP信号，能够由模拟到数字转换器将视频输入箱位到地，CLMP信号在COUNT1028和1088之间是有效的。

视频存储器78，80和82用作由一系列存储单元组合的FIFO。两个地址指针，一个指向写地址，另一个指向读地址，分别通过各自的时种和复位信号增值和复位。写时钟WCLK直接从振荡器32来，频率为13.5MHZ。在压缩和不压缩模式都一样。计数器的最重要位被定为WRES，如图2d所示。WRES用于实现两个目的。正数边用作相位比较并与HSYNC的前沿一致。负数边使在再个视频的视频开始时视频存储器的写地址指针复位，这一过程发生在COUNT947时视频的最后一个视频取样在COUNT947时写入。

当视频被压缩时，存储器单元随读时钟(RCLK)读出来，如图2g所示，RCLK为18MHZ，它发生在COUNT236到COUNT947期间。最后一个单元在写完后立即被读出。这就是存储器的读取不能早些开始的原因。在压缩模式下，时钟必须停止一段时间以防止对于每一个视频读出的取样值比写入的更多。如果读时钟在存储器的读取之前和之后停止一个相等的时段，则4∶3画面将定位在行同步脉冲中间，结果显示也被定位在宽屏幕电视接收机的中间。其它的视频，包括同步和消隐期间，伴随13.5MHZ的RCLK读出。在压缩视频开始时读指针必须复位。读复位信号(RRES)如图2d所示，因此在COUNT236之后降低，在视频的末端COUNT947之后RRES升高。在这种方式中，RRES可以用作一个消隐信号。

在不压缩操作期间RCLK一直是13.5MHZ。同步分量与在压缩操作期间的时序一样。在不压缩模式RRES下，如图2e所示，必须在COUNT116时降低而在COUNT117时升高。结果，行同步分量相对输入信号HSYNC进行相位延迟。当显示的行同步信号从数字到模拟转换器的输出中取出时，就不必进行进一步的处理。

开关46用于从通用模式到压缩模式的转换。这个开关与行同步分量同步以提供二种模式之间的平衡转换。

在此论述的视频压缩电路可以由相应廉价的，能减少所需外围分离元件的大规模集成电路来实现。同步信号分离器12可以由工业型号为EL4538的器件实现。第一相位检测器(鉴相器)24和18MHZ振荡器16可以由工业型号为EL4584的器件来实现。第二相位检测器(鉴相器)32和13.5MHZ的振荡器28可以由工业型号为74HC74046的器件来实现。计数器18，分频器34，译码器44以及开关46可以由一个可编和逻辑器件来实现，如工业型号为EPM5016的器件。每一个模拟数字变换器可以由工业型号为BT208的器件实现。每一个视频存储器可以由HM63021实现。数字模拟变换器可由如BT101的三位转换器实现。

Claims (9)

1.一种电路，包括：

装置(12)，用于从视频信号中分离出同步分量；

一个第一锁相环(14)，具有一个工作于nfH频率并与所述同步分量同步的第一振荡器(16)，其中n是一个整数，所述同步分量的频率为fH，第一锁相环(14)包括一个第一分频器，该分频器具有用于产生多个时序信号的多级(20，22)，所述时序信号的第一个的频率为n/a fH所述时序信号的第二个的频率为n/a*b fH，其中a和b是整数且a*b＝n；以及，

至少一个视频存储器(78)，所述视频信号以频率mfH与所述同步分量同步地写入所述存储器(78)，并以所述mfH和nfH频率中的一个频率与所述同步分量同步地从所述存储器中读出；

其特征在于：

一个第二锁相环(30)，具有一个工作于所述mfH频率并与所述第一锁相环(14)的同步的第二振荡器(32)，其中m是一个比n小的整数；

控制装置(42)响应一个输入控制信号并与所述第一和第二锁相环(14，30)连接，所述第一锁相环(14)和所述第二锁相环(30)中的每一个以及所述控制装置(42)产生多个视频存储器控制信号中的至少一个以保证完成视频信号由系数n/m加速或不加速的不同操作模式；以及

所述至少一个视频存储器(78)响应所述视频存储器控制信号。

2.如权利要求1所述的电路，其中所述第二锁相环(30)的特征在于：它具有一个第二分频器(34)，该分频器的输出频率为m/c fH，其中C是整数，且m/c＝n/a。

3.如权利要求1所述的电路，其中所述第二锁相环(30)的特征在于：它有一个相位检测器(36)，响应具有所述n/a fH频率的所述时序信号中的所述第一个信号。

4.如权利要求1-3之一所述的电路，其中所述第一锁相环(14)的特征在于：它有一个相位检测器(24)响应来自所述视频信号的所述同步分量以及具有所述n/a*b fH频率的所述时序信号中的所述第二个信号。

5.如权利要求1所述的电路，其中所述控制装置(42)的特征在：它有一个开关装置(46)，所述开关装置包括：

选择所述nfH频率的第一操作模式；

选择所述mfH频率的第二操作模式，以及

既不选所述nfH频率，又不选所述mfH频率的第三操作模式。

6.如权利要求1所述的电路，其进一步的特征在于：

至少一个模拟到数字转换器(72)，用于在所述视频信号写入到所述存储器(78)中之前将所述视频信号数字化，所述模拟到数字转换器工作于所述mfH频率并与所述同步分量时钟同步；以及，

至少一个数字到模拟转换器(84)，用于从所述存储器(78)中读出的视频数据，所述数字到模拟转换器工作在由所述控制装置(42)选择的所述nfH和所述mfH频率中的一个频率，并与所述同步分量时钟同步。

7.如权利要求5所述的电路，其特征在于：n/a＝m/c＝b。

8.如权利要求1或5所述的电路，其中所述控制装置(42)的特征在于：

一个解码器(44)响应由所述第一锁相环(14)产生的多个时序信号，所述解码器产生所述多个视频存储器控制信号中的至少一个信号；以及，

开关装置(46)，具有与所述第一和第二振荡器(16，32)连接的输入(48，52)，以及为所述存储器(78)提供的读时钟信号的输出。

9.如权利要求1所述的电路，其中所述第一锁相环(14)的特征在于：它有多级计数器(18)，该计数器用于产生所述多个时序信号，所述时序信号中的一个用作所述输出以同步所述第二锁相环(30)。

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