JP3863348B2 - 画像表示装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、映像信号および同期信号が入力されることにより映像を表示する、車載用ディスプレイやパソコン端末用ディスプレイ等の画像表示装置に関する。
【0002】
【従来の技術】
図34に従来の画像表示装置のブロック図の一例を示す。図34において、この画像表示装置は、液晶ディスプレイやCRT等の表示手段1と、PLL(Phase Locked Loop)回路等で構成されるクロック生成手段2と、OSD(On Screen Display)情報を発生させるOSD発生手段3とを備えている。なお、ここでいうOSD情報とは、例えば、テレビ放送チャネルの表示や音量の表示、画面輝度調整メニューの表示などの文字情報や、さらには、ナビゲーションマップやインターネット画面等の画像情報のことであって、入力映像信号4に重畳して表示手段1に表示される映像情報全般のことを指す。
【0003】
表示手段1は、クロック生成手段2において入力水平同期信号5Hに基づいて生成されたクロック2Cと、入力映像信号4の同期信号である入力水平同期信号5Hおよび入力垂直同期信号5Vとを用いてアナログ信号である入力映像信号4をデジタル信号に変換し、その後、コントラスト調整や輝度調整等の信号処理を行った上で映像を表示する。また、クロック生成手段2は、変換後の1水平期間中のデジタル信号のドット発生の基準タイミングとなるドットクロックたるクロック2Cを、入力水平同期信号5Hと同期するように生成する。
【0004】
また、OSD発生手段3は、クロック2C、入力水平同期信号5Hおよび入力垂直同期信号5Vを用いてOSD情報6を発生させる。OSD発生手段3から出力されたOSD情報6は、表示手段1において電気的な高速スイッチングが行われて入力映像信号4と重畳される。そして重畳後の信号は、表示手段1においてクロック2Cによりサンプリングされ、入力水平同期信号5H、入力垂直同期信号5Vを用いて映像として表示される。
【0005】
【発明が解決しようとする課題】
上記のような従来の画像表示装置では、入力水平同期信号5Hを用いてクロック生成手段2により生成したクロック2Cを基準としてOSD情報6を発生している。そのため、入力映像信号4が例えばテレビ放送である場合、受信状況の悪化で放送電波が弱電界状態となり入力水平同期信号5Hおよび入力垂直同期信号5Vが乱れると、OSD情報6も乱れてしまうという問題がある。このような問題は、特に車載用ディスプレイのように移動体中に設置された画像表示装置において発生しやすい。
【0006】
また、入力映像信号4がパソコンからの出力画像等のように弱電界状態となりにくい信号であって、OSD情報6の乱れの可能性が少ない場合であっても、以下のような問題がある。すなわち、アナログ信号たる入力映像信号4の取得源がパソコン出力等のデジタル画像である場合、そのデジタル画像の1水平期間当たりのドットクロック数と、表示手段1の1水平期間当たりのドットクロック数とが異なる場合がある。
【0007】
すると、例えば1水平期間当たり300ドットの入力映像信号4を例えば1水平期間当たり600ドットで表示する場合などのように、入力映像信号4の各ドットの画像信号の強度をそのまま表示手段1の表示映像中のドットに反映することができる(すなわち、上記の場合であれば表示手段1の隣接するドット2個分の画像信号の強度を入力映像信号4のドット1個分の画像信号の強度に対応させる)場合もあれば、一方で、例えば1水平期間当たり600ドットの入力映像信号4を例えば1水平期間当たり500ドットで表示する場合などのように、入力映像信号4の各ドットの画像信号の強度をそのまま表示手段1の表示映像中のドットに反映することができない場合もある。
【0008】
すなわち、後者のような場合においては、入力映像信号4中の各ドットのうちサンプリングされないドットが存在したり、あるいは、表示手段1におけるサンプリング位置の採り方によっては、表示手段1の表示映像中に、入力映像信号4のドットの画像信号の強度をそのまま反映したドットと、入力映像信号4のうち隣接ドット間の信号変化部分をサンプリングしてしまうドットとが混在することがある。
【0009】
このように、サンプリングされないドットが存在すると入力映像信号4を正確に映像化することはできず、また、隣接ドット間の信号変化部分をサンプリングしたドットにおいては、その信号値が不安定となってしまうため、入力映像信号4が表示手段1において表示されたときに、映像にモアレや滲みが見られる場合がある。
【0010】
そこで、この発明の課題は、入力映像信号の入力同期信号が乱れても重畳される他の映像が乱れない画像表示装置を得ること、および、入力映像信号の1水平期間当たりのドットクロック数と表示手段の1水平期間当たりのドットクロック数とが異なる場合であっても、美しい映像を表示できる画像表示装置を得ることにある。
【0011】
【課題を解決するための手段】
請求項1に記載の発明は、映像信号および前記映像信号の同期信号が入力される画像表示装置であって、前記同期信号を用いて第1クロックを生成する第1クロック生成手段と、前記第1クロックを用いて前記映像信号をサンプリングするサンプリング手段と、前記サンプリング手段によってサンプリングされた前記映像信号を記憶する記憶手段と、第2クロックを生成する第2クロック生成手段と、前記第2クロックを用いて前記記憶手段から前記映像信号を読み出す信号処理手段と、前記第2クロックを用いて新たな同期信号を発生する同期信号発生手段と、前記新たな同期信号を用いて前記信号処理手段が読み出した映像信号を表示する表示手段とを備え、入力された前記同期信号のパルスから所定の期間パルス生成を防ぐ第1マスクをかけ、第1マスク解除後に一定期間、前記同期信号の新たなパルスが入力されなければ欠落補償パルスを生成し、欠落補償パルスからさらに所定の期間パルス生成を防ぐ第2マスクをかけ、前記同期信号のパルスの周期からその安定性を所定の基準に基づいて判別し、不安定から安定となったとき、一時的に前記第2マスクを解除する画像表示装置である。
請求項2に記載の発明は、請求項1に記載の画像表示装置であって、前記第2クロックを基準にして生成した新たな映像信号を前記入力された映像信号に重畳する画像表示装置である。
【0020】
【発明の実施の形態】
<実施の形態1>
本実施の形態にかかる画像表示装置は、入力映像信号をデジタル情報として一旦、記憶手段に書き込み、その後、入力同期信号から独立して発生させたクロックを用いて表示手段に映像を表示させる画像表示装置である。このような構成とすることにより、入力映像信号の入力同期信号が乱れても重畳される他の映像が乱れず、また、入力映像信号の1水平期間当たりのドットクロック数と表示手段の1水平期間当たりのドットクロック数とが異なる場合であっても、美しい映像を表示できる画像表示装置を得ることができる。本実施の形態にかかる画像表示装置について以下に詳説する。
【0021】
図1は本実施の形態にかかる画像表示装置を示す図である。なお、図1では、図34に示した従来の画像表示装置と同様の機能を有する要素については同一符号を付している。すなわち、図1において本実施の形態にかかる画像表示装置は、表示手段1、第3クロック生成手段2およびOSD発生手段3を有しており、それぞれの要素は、従来のものと同一の機能を有している。
【0022】
また、本実施の形態にかかる画像表示装置はさらに、入力映像信号4、入力水平同期信号5Hおよび入力垂直同期信号5Vのサンプリングを行うサンプリング手段8と、入力水平同期信号5Hを用いずに第2クロック9Cを生成する第2クロック生成手段9と、入力水平同期信号5Hに同期した第1クロック11Cを生成する第1クロック生成手段11と、サンプリング結果を記憶する記憶手段15と、記憶手段15に書き込まれた映像信号を読み出して各種の信号処理を行い、アナログ信号の映像信号18に変換して出力する信号処理手段7と、表示手段1およびOSD発生手段3において用いられる垂直同期信号13Vおよび水平同期信号13Hを発生する同期信号発生手段10とをさらに備えている。
【0023】
なお、サンプリング手段8には第1クロック11Cが入力され、このクロックを基準タイミングとして用いて入力映像信号4、入力水平同期信号5Hおよび入力垂直同期信号5Vのサンプリングが行われる。そして、そのサンプリング結果がデジタル画像データである映像信号16として出力される。なお、入力垂直同期信号5Vのサンプリング結果は、サンプリング垂直同期信号12Vとしてさらに出力される。このサンプリング垂直同期信号12Vは、入力同期信号5Vとほぼ同様の波形であるが、サンプリング手段8においてサンプリングがなされることで入力垂直同期信号5Vの波形中の鈍りが解消されている。
【0024】
また、信号処理手段7は、コントラスト調整や輝度調整等の信号処理を行う。そのため、信号処理手段7には同期信号発生手段10から出力される水平同期信号13Hおよび垂直同期信号13Vと第2クロック9Cとが入力されて、これらの各信号を用いて記憶手段15からの映像信号17の読み出しが行われる。なお、信号処理手段7にはOSD情報6も入力される。
【0025】
また、記憶手段15においては、サンプリング手段8から出力される映像信号16のデジタル画像データを記憶するため、ラインメモリ等のメモリ回路が設けられている。
【0026】
また、同期信号発生手段10には、サンプリング垂直同期信号12Vと第2クロック9Cとが入力される。そして、サンプリング垂直同期信号12Vおよび第2クロック9Cに基づいて垂直同期信号13Vおよび水平同期信号13Hが生成される。なお、垂直同期信号13Vの1垂直期間および水平同期信号13Hの1水平期間は、それぞれ入力垂直同期信号5Vの1垂直期間および入力同期信号5Hの1水平期間にほぼ等しくなるよう同期信号発生手段10において制御される。そして、生成された垂直同期信号13Vおよび水平同期信号13Hは、OSD発生手段3および表示手段1に入力される。
【0027】
なお、OSD発生手段3には、垂直同期信号13Vおよび水平同期信号13Hとともに、第2クロック9Cも入力される。また、水平同期信号13Hは第3クロック生成手段2にも入力される。第3クロック生成手段2において第3クロック2Cは水平同期信号13Hに基づいて生成される。
【0028】
また、図2は、図1における第2クロック生成手段9の構成例を表したものである。第2クロック生成手段9は、一定周期で第2クロック9Cを出力できる回路であればよく、そのような回路として例えばPLL回路が存在する。図2では、第2クロック生成手段9としてPLL回路を採用しており、第2クロック生成手段9は、パルス状の基準信号を出力する発振器29、1/N分周器30、位相比較器31、VCO(Voltage Controlled Oscillator)32、1/M分周器33およびフィルタ34を備えている。
【0029】
このPLL回路においては、1/N分周器30が発振器29からの基準信号の周波数をN分の1に分周して位相比較器31に出力する。そして、1/M分周器33もVCO32で発生したパルス列clkの周波数をM分の1に分周して位相比較器31に出力する。位相比較器31においては、両信号の位相を比較してその位相差に応じて比較結果の電圧信号を出力する。そして、その比較結果の電圧信号がフィルタ34により平滑化されてVCO32の制御信号となり、VCOで発生されるパルス列clkの発振周波数を変化させ、また、パルス列clkの位相を基準信号の位相に自動的に合わせる。よって、分周比M,Nの値並びに基準信号の位相および周波数を適切に調節することで、任意のパルス列clkを第2クロック9Cとして採用することができる。
【0030】
そこで、第2クロック生成手段9においては、表示手段1の1水平期間当たりのドットクロック数に合わせて第2クロック9Cを生成するようにしておく。このように、第2クロック9Cを、入力水平同期信号5Hから独立して生成し、表示手段1の1水平期間当たりのドットクロック数に合わせておけば、入力同期信号5H,5Vに乱れが生じたとしても、第2クロック9Cにより安定した水平同期信号13Hおよび垂直同期信号13Vを生成することができる。よって、OSD発生手段3においては、安定した水平同期信号13Hおよび垂直同期信号13Vを用いてOSD情報6を発生させることができる。また、表示手段1において安定してOSD情報6の映像を表示することができる。よって、入力同期信号5H,5Vが乱れた場合であっても、入力映像信号4に重畳されるOSD情報6の映像が乱れることはない。
【0031】
なお、第1クロック生成手段11および第3クロック生成手段2についても、第2クロック生成手段9と同様のPLL回路で構成すればよい。ただしその場合、第1クロック生成手段11については発振器29からの基準信号の代わりに入力水平同期信号5Hが1/N分周器30に入力され、第3クロック生成手段2については発振器29からの基準信号の代わりに水平同期信号13Hが1/N分周器30に入力されることになる。そして、各々の場合のパルス列clkが、第1クロック11C、第3クロック2Cとなる。
【0032】
上記構成の画像表示装置の動作を説明する。まず、サンプリング手段8は、第1クロック11Cをサンプリングクロックとして用いつつ、入力映像信号4、入力水平同期信号5Hおよび入力垂直同期信号5Vをサンプリングする。
【0033】
なお、入力映像信号4の取得源がデジタル画像である場合には、そのデジタル画像の1水平期間当たりのドットクロック数の情報を予め第1クロック生成手段11に与えておき、第1クロック生成手段11がそのドットクロック数に合わせて第1クロック11Cを生成するようにしておく。具体的には、上記のように第1クロック生成手段11をPLL回路を用いて構成する場合には、分周比M,Nの値を適当に調節することにより、そのデジタル画像の1水平期間当たりのドットクロック数に合わせて第1クロック11Cを生成する。
【0034】
また、入力映像信号4の取得源がテレビ放送等のアナログ画像である場合には、第1クロック11Cのクロック数を適当に(例えば表示手段1の1水平期間当たりのドットクロック数に)設定しておけばよい。
【0035】
そして、入力映像信号4、入力垂直同期信号5Vおよび入力水平同期信号5Hのサンプリング結果は映像信号16として出力され、第1クロック11C、入力垂直同期信号5Vおよび入力水平同期信号5Hを用いてサンプリング手段8で生成された書き込みタイミング制御信号14Wに基づいて記憶手段15に書き込まれる。
【0036】
そして、信号処理手段7において、コントラスト調整や輝度調整等の信号処理が行われる。その後、信号処理手段7においては、映像信号17のデジタル/アナログ変換が行われ、OSD情報6が映像信号17に重畳されて映像信号18として出力される。
【0037】
そして、表示手段1は、第3クロック2C、水平同期信号13Hおよび垂直同期信号13Vに基づいて映像信号18をサンプリングして表示する。
【0038】
なお、映像信号17の読み出しは、第2クロック9C、水平同期信号13Hおよび垂直同期信号13Vを用いて信号処理手段7で生成された読み出しタイミング制御信号14Rに基づいて行われる。
【0039】
ここで、アナログ信号たる入力映像信号4の取得源がデジタル画像であり、そのデジタル画像の1水平期間当たりのドットクロック数と表示手段1の1水平期間当たりのドットクロック数とが異なる場合には、信号処理手段7においてさらに、画素数変換動作が行われつつ映像信号17の読み出しが行われる。
【0040】
ここでいう画素数変換動作とは、記憶手段15に書き込まれたデジタル画像データを、記憶時のドット数とは異なるドット数で読み取る動作のことを指す。
【0041】
画素数変換動作の一例として、例えば1水平期間当たり600ドットで記憶されたデジタル画像データを例えば1水平期間当たり500ドットで読み出す場合がある。このように600ドット分の映像を500ドット分の映像に変換すると、記憶されたデジタル画像データの強度をそのまま読み出すことができるドットもあれば、読み出し部分がデジタル画像データのうち隣接する複数ドットにまたがってしまうドットもある。そこで、後者のようなドットについては、デジタル画像データのうちまたがってしまう複数ドットの各信号強度の平均値を割り出して、その値を読み出すのである。このような動作は、信号処理手段7を用いて容易に実現することができる。
【0042】
このようにすれば、記憶手段15に記憶されたデジタル画像データの全ドットの信号強度の情報を活かすことができ、従来の技術のようにサンプリングされないドットが存在する場合に比べ、入力映像信号4をより正確に映像化することができる。また、信号処理手段7が映像信号17を読み取る段階で、表示手段1の1水平期間当たりのドットクロック数に合わせた第2クロック9Cを用いているため、表示手段1が映像信号18をサンプリングするときに、記憶手段15に記憶されたデジタル画像データの隣接ドット間の信号変化部分をサンプリングしてしまうことはない。よって、入力映像信号4が表示手段1において表示されたときに、映像にモアレや滲みを発生させない。
【0043】
また、画素数変換動作の他の一例として、記憶手段15に記憶されたデジタル画像データのうち一部を読み取る場合もある。例えば1水平期間当たり600ドットで記憶されたデジタル画像データのうち、例えば480ドット分が映像の表示される部分であり、残りの120ドット分には黒映像が記憶されている場合であって、表示手段1において1水平期間当たり500ドットで読み出すときには、映像表示部分である480ドット分をそのまま抜き出し、20ドット分を黒映像部分とする場合である。このような動作も、信号処理手段7を用いて容易に実現することができる。この場合も、入力映像信号4をより正確に映像化することができ、また、映像にモアレや滲みを発生させない。
【0044】
以上に示したように、本実施の形態に係る画像表示装置を用いれば、第2クロック9Cは、入力水平同期信号5Hから独立して生成されるので、入力同期信号5H,5Vに乱れが生じたとしても、第2クロック9Cにより安定した水平同期信号13Hおよび垂直同期信号13Vを生成することができる。そして、それらの同期信号を用いて、OSD情報6が発生され、かつ、表示手段1が映像を表示するので、入力同期信号5H,5Vが乱れた場合であっても、入力映像信号4に重畳されるOSD情報6の映像が乱れることはない。
【0045】
また、入力映像信号4が一旦、記憶手段15に記憶され、入力同期信号4から独立して表示手段1の1水平期間あたりのドットクロック数に合わせて発生させた第2クロック9Cを用いて、信号処理手段7が画素数変換動作を行いつつ映像信号17の読み出しを行うので、入力映像信号4の1水平期間当たりのドットクロック数と表示手段1の1水平期間当たりのドットクロック数とが異なる場合であっても、美しい映像を表示できる。
【0046】
<実施の形態2>
本実施の形態にかかる画像表示装置は、実施の形態1にかかる画像表示装置の変形例である。具体的には、図3に示すように、実施の形態1にかかる画像表示装置からOSD発生手段3を除去したものである。
【0047】
このように、OSD発生手段3が存在しない場合には、実施の形態1にかかる画像表示装置の有する効果のうち、入力映像信号4の1水平期間当たりのドットクロック数と表示手段1の1水平期間当たりのドットクロック数とが異なる場合に美しい映像を表示できる、という効果が作用する。
【0048】
<実施の形態3>
本実施の形態にかかる画像表示装置は、実施の形態2にかかる画像表示装置の変形例である。具体的には、図4に示すように、実施の形態2にかかる画像表示装置からさらに第3クロック生成手段2を除去し、表示手段1には第3クロック2Cの代わりに第2クロック生成手段9の出力である第2クロック9Cを入力したものである。
【0049】
実施の形態1において、第3クロック2Cは水平同期信号13Hに基づいて生成されていた。しかし、水平同期信号13Hは、第2クロック9Cに基づいて生成されていたので、図4に示したように第2クロック9Cを直接、表示手段1に与えるようにしてもよい。
【0050】
なお、もちろん、図1に示した画像表示装置から第3クロック生成手段2を除去し、第3クロック2Cの代わりに第2クロック生成手段9の出力である第2クロック9Cを表示手段1に入力することも可能である。
【0051】
例えば、ナビゲーションシステムにおける従来の車載用ディスプレイは、図34に示したような、表示手段1とクロック生成手段2とOSD発生手段3とを有する画像表示装置であった。このような従来の画像表示装置を、本発明にかかる画像表示装置に改造する場合には、サンプリング手段8、第1クロック生成手段11、記憶手段15、信号処理手段7、第2クロック生成手段9および同期信号発生手段10を追加すればよい。そして、図34において、入力映像信号4の代わりに映像信号18を、入力水平同期信号5Hの代わりに水平同期信号13Hを、入力垂直同期信号5Vの代わりに垂直同期信号13Vを、それぞれ与えるようにし、クロック生成手段2を第3クロック生成手段2と読み替えればよい。また、OSD情報6を信号処理手段7を経由して表示手段1に入力するようにすればよい。そうすれば、図1に示した画像表示装置が実現できる。
【0052】
しかし、表示手段1のみの機能を有する車載用ディスプレイを製造し、サンプリングクロックの生成を外部装置(上記の追加部分、特にそのうち第2クロック生成手段9)に委ねるようにしてもよい。そして、その外部装置とその車載用ディスプレイとを含めて一つの画像表示装置と考えればよい。本実施の形態は、そのような場合を考慮したものである。そうすれば、従来の画像表示装置を改造する場合に比べ、第3クロック生成手段2を構成する部品が不必要となるので、コスト低下を図ることができる。
【0053】
<実施の形態4>
本実施の形態は、実施の形態1〜3に係る画像表示装置のうち、同期信号発生手段10の構成について説明するものである。
【0054】
図5は同期信号発生手段10の構成例を示す図である。なお、図5において、9C,12V,13H,13Vの各信号は、図1、図3、図4に示した各信号と同一のものである。
【0055】
さて、同期信号発生手段10は、第2クロック9Cから水平同期信号13Hを発生させる第1カウンタ10H、サンプリング垂直同期信号12Vを遅延させて遅延垂直同期信号12VDを発生させる遅延手段10D、遅延垂直同期信号12VDのエッジを検出するエッジ検出手段10E、エッジ検出手段10Eにおける検出結果をフラグ情報として保持するフラグ保持手段10Lおよび垂直同期信号13Vを発生させる第2カウンタ10Vを備える。なお、遅延手段10Dの存在理由については後述する。
【0056】
まず、第1カウンタ10Hは、入力パルス数をカウントして所定のパルス数に達すると例えばLowアクティブのパルスを水平同期信号13Hとして1回出力し、カウント数をリセットする回路として構成される。このような回路はN進カウンタを用いて容易に構成される。そして、第2クロック9Cを第1カウンタ10Hに入力し、表示手段1の1水平期間のドットクロック数を上記の所定のパルス数とする。こうすれば、水平同期信号13Hが第2クロック9Cに基づいて発生する。
【0057】
また、エッジ検出手段10Eは、例えば図6に示すような構成の回路である。すなわち、エッジ検出手段10Eは、遅延垂直同期信号12VDを入力とするD−FF回路19Aと、D−FF回路19Aからの出力19ASを入力とするD−FF回路19Bと、D−FF回路19Bからの出力19BSを入力とするインバータ19Cと、D−FF回路19Aからの出力19ASおよびインバータ19Cからの出力19CSを入力とするAND回路19Dとを備える。このエッジ検出手段10Eによれば、遅延垂直同期信号12VDの立上がりエッジを検出でき、その検出時にパルスが検出出力10ESとして出力される。
【0058】
そして、検出出力10ESはフラグ保持手段10Lに入力される。フラグ保持手段10Lは、検出出力10ESの有無の情報をフラグとして保持し、検出出力10ESが入力されたときにフラグ出力10LSをLowからHighに切り替える回路である(例としてHighアクティブとしている)。なお、Highとなったフラグ出力10LSは、第2カウンタ10Vからのリセット出力10Rが入力されたときにLowに戻される。
【0059】
また、第2カウンタ10Vは、フラグ出力10LSがHighになった後、第1カウンタの出力13HがLowとなったときに垂直同期信号13Vをアクティブにし、第1カウンタの出力13Hが所定の回数入力されるまで垂直同期信号13Vをアクティブ(例えばLowアクティブ)にし続ける回路である。すなわち、第2カウンタ10Vは、遅延垂直同期信号12VDのパルス入力後、最初の水平同期信号13Hのパルスが入力されたときに垂直同期信号13Vのパルスを生成する。なお、垂直同期信号13Vが非アクティブになったときには、第2カウンタ10Vからフラグ保持手段10Lに対してリセット出力10Rが出力される。
【0060】
このように第2カウンタ10Vが、遅延垂直同期信号12VDのパルス入力後、最初の水平同期信号13Hのパルスが入力されたときに垂直同期信号13Vのパルスを生成することで、入力垂直同期信号5Vと垂直同期信号13Vとを対応させることができる。
【0061】
なお、上記の同期信号発生手段10の備える第1カウンタ10H、第2カウンタ10V、フラグ保持手段10L、遅延手段10Dは、いずれも例えばVHDL(Very high speed integrated circuit Hardware Description Language)等のハードウェア記述言語を援用することで容易に回路構成できる。
【0062】
なお、図7は、入力水平同期信号5H、サンプリング垂直同期信号12V、水平同期信号13Hおよび垂直同期信号13Vのタイミングチャートを示している。図7に示すように、垂直同期信号13Vは水平同期信号13Hに同期してアクティブとなっている。また、水平同期信号13Hは、入力水平同期信号5Hとは別個に独立して生成されている。
【0063】
ただし、垂直同期信号13Vは、図5に示したようにサンプリング垂直同期信号12Vに基づいて生成されているので、サンプリング垂直同期信号12Vと無関係ではない。このことを示したのが図8である。
【0064】
図8に示すように、サンプリング垂直同期信号12Vのあるパルス12Vaは、図5中の遅延手段10Dにより期間DLYだけ遅延されて、遅延垂直同期信号12VD中のパルス12VDaとして現れる。
【0065】
ここで、図5中の第2カウンタ10Vにおいて、遅延垂直同期信号12VDのパルス入力後、最初の水平同期信号13Hのパルスが入力されたときに垂直同期信号13Vのパルスを生成していたことを考え合わせると、垂直同期信号13Vのパルスは、パルス12VDaの発生後、1水平期間分経過する期間のうちいつ出力されるか特定できない。すなわち、垂直同期信号13Vのパルスは、水平同期信号13Hのパルスとパルス12VDaとの間で時間差がない場合には、パルス12VDaと同時に発生するパルス13Vaとして出力されるが、水平同期信号13Hのパルスとパルス12VDaとの間で時間差が最大となる場合には、パルス12VDaから1水平期間分遅れて発生するパルス13Vbとして出力されることになる。
【0066】
これは、水平同期信号13Hを、第2クロック9Cを用いて入力水平同期信号5Hとは別個に独立して生成していることに起因する。
【0067】
さて、その場合、以下のような問題が存在する。すなわち、記憶手段15への映像信号16の書き込みは、上記のように書き込みタイミング制御信号14Wに基づいて制御される。ここで、書き込みタイミング制御信号14Wは、第1クロック11C、入力垂直同期信号5Vおよび入力水平同期信号5Hに基づいて生成される。一方、記憶手段15からの映像信号17の読み出しは、上記のように読み出しタイミング制御信号14Rに基づいて制御される。読み出しタイミング制御信号14Rは、第2クロック9C、垂直同期信号13Vおよび水平同期信号13Hに基づいて生成される。
【0068】
すると、水平同期信号13Hを、第2クロック9Cを用いて入力水平同期信号5Hとは別個に独立して生成していることから、書き込みタイミング制御信号14Wの出力時点と、読み出しタイミング制御信号14Rの出力時点との関係が特定できないことになる。
【0069】
このことを図9および図10を用いて説明する。図9において、縦軸は記憶手段15におけるラインメモリのメモリアドレス番号を示し、横軸は時間を示している。今、仮に1水平期間が600ドットクロックであり、そのうち画像表示部分が480ドットクロックである(残りの120ドットクロックは黒映像)とすると、1水平期間分の読み出しタイミング21と1水平期間分の書き込みタイミング20との時間関係は、図9に示すように等間隔に配置されるのが理想的である。すなわち、読み出しタイミング21が書き込みタイミング20に一定間隔で遅れて存在すれば、読み出し前に誤って次のラインの情報を書き込んだり、あるいは逆に、1つ前のラインの情報を読み出したりすることがない。
【0070】
しかし、上記のように書き込みタイミング制御信号14Wの出力時点と読み出しタイミング制御信号14Rの出力時点との関係が特定できないと、図10に示すように、書き込みタイミング20に対して読み出しタイミングの位置が領域22中のどの位置に来るかが特定できなくなる。例えば、読み出しタイミングの位置が22aに来たときと22bに来たときとでは、読み出される内容が1ライン分ずれることになる。すなわち、フィールドごとに垂直表示位置が異なる表示映像となってしまう。
【0071】
以上のような各フィールドにより垂直表示位置が異なる現象を防止するために、図5における遅延手段10Dは設けられている。また、記憶手段15におけるラインメモリのメモリ容量を1水平期間の表示エリアのドットクロック数の2倍に設定しておく。このことを図11を用いて説明する。
【0072】
図11は、サンプリング垂直同期信号12Vと遅延垂直同期信号12VDとの時間的位置関係を遅延手段10Dにより期間DLYだけ遅延させ、記憶手段15におけるラインメモリのメモリ容量を1水平期間の表示エリアのドットクロック数の2倍に設定した場合の、書き込みタイミング23および読み出しタイミング24を説明する図である。なお、この図においても、図9及び図10と同様、1水平期間の画像表示部分は480ドットクロックとしている。また、横軸が時間、縦軸がメモリアドレスである。
【0073】
図11に示すように、書き込みタイミング23のうち、例えば奇数ラインの画像データを書き込みタイミング23aに示すように1〜480番目のメモリアドレスに書き込み、偶数ラインの画像データを書き込みタイミング23bに示すように481〜960番目のメモリアドレスに書き込むようにしておく。なお、書き込みタイミング23のうち、1水平期間中の画像表示部分でない箇所の映像信号は記憶しないため書き込みアドレスが一時停止し、折れ曲がった直線になっている。
【0074】
そして、読み出しタイミングについても書き込みタイミング23と同様、奇数ラインの画像データを例えば読み出しタイミング24aに示すように1〜480番目のメモリアドレスから読み出し、偶数ラインの画像データを例えば読み出しタイミング24bに示すように481〜960番目のメモリアドレスから読み出すようにしておく。
【0075】
なお、サンプリング垂直同期信号12Vと遅延垂直同期信号12VDとの間の時間差である期間DLYを、1水平期間の半分である300ドットクロックに設定しておく。すると、図8からもわかるように、読み出しタイミングの位置は、書き込みタイミング23から300ドットクロック分の期間DLYだけ遅延させた領域24内に収まるようになる。なお、領域24内では、1水平期間中のどこで読み出されるかはわからない。また、書き込みタイミング23と同様に表示エリアでない部分は読み出しアドレスが一時停止するため、領域24は2つの平行四辺形がずれて積層されたような表示になっている。
【0076】
このようにすれば、読み出しタイミングと書き込みタイミングとの位置関係が特定できずに、例えばある奇数ラインの読み出しタイミング24aが、1つ後の偶数ラインの書き込みタイミング23bよりも遅くなった場合であっても、その奇数ラインの書き込みタイミング23aで書き込まれた情報はメモリアドレス中の1〜480番目のアドレスに残置しているので、読み出し前に誤って次のラインの情報を書き込むことがない。また、読み出しタイミング24aを書き込みタイミング23aから期間DLYだけ遅延させていることから、1つ前のラインの情報を読み出すこともない。すなわち、上述したような各フィールドにより垂直表示位置が異なる現象を防止することができる。
【0077】
なお、遅延手段10Dによる遅延量を表示手段1の1水平期間当たりのドットクロック数の半分としたのは、以下の理由による。
【0078】
書き込みタイミング制御信号14Wと読み出しタイミング制御信号14Rとは、その周波数がほぼ等しくなるよう生成される。しかし、書き込みタイミング制御信号14Wの周波数と読み出しタイミング制御信号14Rの周波数とを厳密に一致させることは困難であり、両者の間にわずかなずれが生じやすい。そのため、書き込みタイミングと読み出しタイミングとの間の位相差を一定に保つことができないことがある。その場合、最初に位相差を設けておいたとしても、読み出しタイミングと書き込みタイミングとの間の位相差が徐々に縮まり、ついには一方が他方を追い越してしまう。
【0079】
すると、読み出されるべきラインの情報を読み出す前に次の書き込みが行われ、誤って次のラインの情報を読み出すことになる。または、書き込まれるべきラインの情報を書き込む前に次の読み出しが行われ、誤って前のラインの情報を二重に読み出すことになる。すなわち、このような追い越し現象が生じると、画像の1フィールド内でラインの欠落や重複が生じてしまう。
【0080】
そこで、遅延手段10Dによる遅延量を上記のように設定して、書き込みタイミング23がちょうど読み出しタイミングの領域24の間隙の中間に位置するようにする。このようにすれば、書き込みタイミング23が読み出しタイミングの領域24内に入る可能性が最も低くなり、書き込みタイミングと読み出しタイミングとの間の位相差を一定に保つことができない場合であっても、追い越し現象の発生の可能性を低く抑えることができる。遅延量を上記のように設定するのは、このような理由からである。
【0081】
なお、記憶手段15におけるラインメモリの容量は、多ければ多いほど、すなわち2以上の整数倍だけあれば、追い越し現象や各フィールドにより垂直表示位置が異なる現象を防ぐ効果が高いのは言うまでもない。上記においては、書き込みタイミング23と読み出しタイミング24とが同期して現れる場合を例に採っていたが、例えば両タイミングを非同期で出現させる場合も考えられる。その場合には、記憶手段15におけるラインメモリの容量をより多く用意して対応することも可能である。ただし、実際には回路規模やコストの面を考えると、1水平周期の表示部分のドットクロック数の2倍の容量を持つラインメモリを使用することが妥当である。
【0082】
<実施の形態5>
本実施の形態は、実施の形態4の変形例である。すなわち、実施の形態4と同様にして同期信号発生手段10を構成した場合であって、入力映像信号を表示手段1の表示画面の一端から半分の領域に2分の1に縮小して細長い映像として書き込む場合について示すものである。以下、図12を用いて説明する。
【0083】
図12は、図11と同様、サンプリング垂直同期信号12Vと遅延垂直同期信号12VDとの時間的位置関係を遅延手段10Dにより期間DLYだけ遅延させ、記憶手段15におけるラインメモリのメモリ容量を1水平期間の表示エリアのドットクロック数の2倍に設定した場合の、書き込みタイミング25および読み出しタイミング26を説明する図である。なお、この図においても、図9〜図11と同様、1水平期間中の画像表示部分は480ドットクロックとしている。また、横軸が時間、縦軸がメモリアドレスである。
【0084】
図12に示すように、書き込みタイミング25のうち、例えば奇数ラインの画像データを書き込みタイミング25a,25cに示すように1〜240番目のメモリアドレスに書き込み、偶数ラインの画像データを書き込みタイミング25b、25dに示すように481〜720番目のメモリアドレスに書き込むようにしておく。なお、書き込みタイミング25cに示しているように、入力映像信号4の480ドットクロック分の画像表示部分の情報は全て読み取られた上で、その情報が240個のメモリアドレスに圧縮されて書き込まれているので、表示映像としては一端から半分の位置に細長い映像が映し出されることとなる。
【0085】
図12に示すように、このような2分の1縮小時は、書き込み時のメモリアドレスの進行量が読み出し時のメモリアドレスの進行量に対して2分の1となる速さで情報の書き込み及び読み出しが行われる(図12でいえば、書き込みタイミング25の傾きが、読み出しタイミング26の傾きに対して緩やかになる)。
【0086】
よって、例えば上記の場合、1水平期間中に読み出しアドレスが書き込みアドレスに240ドットクロック分追いつくことになる。このようなとき、実施の形態4の場合のように、遅延手段10Dにおける期間DLYを300ドットクロック分としておくと、書き込みタイミング25が領域26に侵入してしまうことがある。
【0087】
よって、書き込みタイミングに対する読み出しタイミングの遅延量を、実施の形態4で示した300ドットクロックに加えて、読み出しアドレスが追いつく240ドットクロック分の2分の1の120ドットクロック多い、420ドットクロックとする。これにより、読み出しタイミング26a等のアドレスの位相が1水平期間内で変動しても、最悪条件でも1水平期間の最初と最後で180ドットクロック分の余裕を得ることができる。よって、各フィールドにより垂直表示位置が異なる現象を最も効果的に防ぐことができる。また、追い越し現象の発生も効果的に抑制することができる。
【0088】
<実施の形態6>
本実施の形態は、実施の形態5の変形例である。すなわち、実施の形態4と同様にして同期信号発生手段10を構成した場合であって、書き込まれた画像情報のうち表示手段1の表示画面の一端から半分の領域の部分を2倍に拡大して一画面とし、横長の映像として表示する場合について示すものである。以下、図13を用いて説明する。
【0089】
図13は、図12と同様、サンプリング垂直同期信号12Vと遅延垂直同期信号12VDとの時間的位置関係を遅延手段10Dにより期間DLYだけ遅延させ、記憶手段15におけるラインメモリのメモリ容量を1水平期間の表示エリアのドットクロック数の2倍に設定した場合の、書き込みタイミング27および読み出しタイミング28を説明する図である。なお、この図においても、図9〜図12と同様、1水平期間中の画像表示部分は480ドットクロックとしている。また、横軸が時間、縦軸がメモリアドレスである。
【0090】
図13に示すように、読み出しタイミング28のうち、例えば奇数ラインの画像データを読み出しタイミング28a,28cに示すように1〜240番目のメモリアドレスから読み出し、偶数ラインの画像データを読み出しタイミング28b,28dに示すように481〜720番目のメモリアドレスから読み出すようにしておく。なお、読み出しタイミング28aに示しているように、入力映像信号4の480ドットクロック分の画像表示部分の情報が全てラインメモリに書き込まれた上で、その情報のうちの半分である1〜240番目のメモリアドレスに書き込まれた情報を読み取っているので、表示映像としては一画面に横長の映像が映し出されることとなる。
【0091】
図13に示すように、このような2倍拡大時は、読み出し時のメモリアドレスの進行量が書き込み時のメモリアドレスの進行量に対して2分の1となる速さで情報の書き込み及び読み出しが行われる(図13でいえば、読み出しタイミング28の傾きが、書き込みタイミング27の傾きに対して緩やかになる)。
【0092】
よって、例えば上記の場合、1水平期間中に書き込みアドレスが読み出しアドレスに240ドットクロック分追いつくことになる。このようなとき、実施の形態4の場合のように、遅延手段10Dにおける期間DLYを300ドットクロック分としておくと、書き込みタイミング27が領域28に侵入してしまうことがある。
【0093】
よって、書き込みタイミングに対する読み出しタイミングの遅延量を、実施の形態4で示した300ドットクロックから、書き込みアドレスが追いつく240ドットクロック分の2分の1の120ドットクロック分減らした、180ドットクロックとする。これにより、読み出しタイミング28a等のアドレスの位相が1水平期間内で変動しても、最悪条件でも1水平期間の最初と最後で180ドットクロック分の余裕を得ることができる。よって、各フィールドにより垂直表示位置が異なる現象を最も効果的に防ぐことができる。また、追い越し現象の発生も効果的に抑制することができる。
【0094】
<実施の形態7>
本実施の形態は、入力同期信号が図1に示したように入力水平同期信号5Hと入力垂直同期信号5Vとに分離されているのではなく、複合同期信号である場合に必要な同期分離手段について示したものである。
【0095】
図14に、複合同期信号5Cを入力垂直同期信号5Vおよび入力水平同期信号5Hに分離する同期分離手段35のブロック図を示す。
【0096】
従来の同期分離方法としては、図15に示すような同期分離手段40が用いられていた。従来の同期分離手段40は、カウンタ40A、反転手段40Bおよびエッジ検出手段40Cを備え、エッジ検出手段40Cから入力水平同期信号5Hが生成されていた。また、垂直同期分離手段39を従来の同期分離手段40は備え、垂直同期分離手段39からは入力垂直同期信号5Vが生成されていた。
【0097】
一方、本実施の形態においては、水平同期信号の分離方法について着目するため、図16に示すように同期分離手段35において水平同期信号の分離に関する部分の構成が従来の同期分離手段40とは異なっている。
【0098】
まず、従来の同期分離手段40の構成および動作について説明する。複合同期信号5Cはカウンタ40Aおよび反転手段40Bに入力される。このうちカウンタ40Aは、水平同期周期よりも小さい間隔の一定周期で複合同期信号5CのHighまたはLowを判別し、Lowの時カウントダウンし、Highの時カウントアップする回路である。また、反転手段40Bは、カウンタ40Aからの命令がないときには複合同期信号5Cをそのまま出力し、カウンタ40Aからの命令があったときには複合同期信号5Cを反転して出力する回路である。そしてエッジ検出手段40Cは図6に示したのと同様の回路である。
【0099】
カウンタ40Aは、カウント数が一定の上限値に達すると反転手段40Bを作動させて複合同期信号5Cを反転させる。この従来の同期分離手段40の動作およびその問題点を図18〜図21を用いて説明する。
【0100】
図18および図19に示す信号5Caおよび5Cbは、例えばカーナビゲーションシステム等において用いられる複合同期信号である。図18に示した複合同期信号5Caは、テレビ放送のNTSC信号に準拠して作られた切り込みパルスのある標準的なものである。一方、図19に示したような非標準の複合同期信号5Cbは、カーナビゲーションシステムのように信号発生装置と画像表示装置が1対1で対応しているような閉鎖的なシステムでしばしば用いられる信号である。非標準の複合同期信号にすると回路が簡素ですむので、図19に示したような複合同期信号5Cbはよく用いられる。
【0101】
さて、図20および図21は、それぞれ図18、図19に示した複合同期信号5Ca,5Cbから水平同期信号を従来の同期分離手段40を用いて分離した場合の信号波形を示したものである。この従来の方法では、図20に示すように、図18に示した信号5Caについては水平同期信号5Haをうまく分離できるが、図19に示したような非標準の信号5Cbについては、点Pにおいて1つパルスが抜けた水平同期信号5Hbとなり、うまく分離できない。
【0102】
そこで、本実施の形態においては、点Pにおいてもパルスが抜けることがない水平同期信号を発生可能な同期分離手段を実現する。
【0103】
図16に示したとおり、本実施の形態にかかる同期分離手段35は、遅延手段36、EXOR回路37およびマスク手段38を備えている。複合同期信号5Cは、遅延手段36およびEXOR回路37のそれぞれに与えられる。また、EXOR回路37の他方の入力端には遅延手段36の出力36Sが与えられる。そしてEXOR回路37の出力37Sは、マスク手段38に与えられ、マスク手段38の出力が分離された入力水平同期信号5Hとなる。
【0104】
なお、マスク手段38は図17に示す構成の回路である。すなわち、マスク手段38は、図6のエッジ検出手段38Aと、第1クロック11Cのクロック数をカウントし、エッジ検出およびマスクフラグのHigh時にカウントリセットするカウンタ38Bと、カウンタ38Bのカウント数が所定の値に達するまでマスクフラグをLowに保ち到達後はHighにするフラグ保持手段38Cと、マスクフラグ出力およびEXOR回路37の出力37Sの論理積を演算するAND回路38Dとを備える。このマスク手段38によれば、EXOR回路37の出力37Sのあるパルスの入力からカウンタ38Bのカウント数が所定の値に達するまでの期間は、後続するパルスが出力されない。
【0105】
なお、上記のマスク手段38の備えるカウンタ38Bおよびフラグ保持手段38Cは、いずれも例えばVHDL等のハードウェア記述言語を援用することで容易に回路構成できる。
【0106】
図22は、本実施の形態にかかる同期分離手段35の動作を示した図であり、図18に示したような非標準の複合同期信号であっても、水平同期信号を分離することができる。すなわち、遅延手段36およびEXOR回路37により複合同期信号5Cbのダウンエッジとアップエッジの両エッジを検出し、マスク手段38によりマスクをかける。これにより、前縁のパルスだけを分離する。なお、図23および図24は、遅延手段36およびEXOR回路37においてダウンエッジとアップエッジの両エッジが検出されることを説明する図である。
【0107】
なお、遅延手段36およびEXOR回路37を用いることによって、入力複合同期信号の極性に依らず、出力37Sのように上に凸のパルスを分離できるため、従来の技術のように入力複合同期信号の極性を判別する必要がない。また、反転器を用いれば、出力37Sが下に凸のパルスを分離できるのは言うまでもない。
【0108】
<実施の形態8>
本実施の形態は、図1に示した画像表示装置において、同期信号が正常なパルスとして入力されない場合に異常パルスをマスクし、欠落したパルスを補償する入力同期信号補正手段を説明するものである。
【0109】
図25は、本実施の形態に係る入力同期信号補正手段を表したものである。図において、5H,5Vはそれぞれ外部から入力された入力水平同期信号、入力垂直同期信号である。以降、入力水平同期信号5Hと入力垂直同期信号5Vは同様の処理を受けるので、入力水平同期信号5Hについてのみ説明する。
【0110】
本実施の形態に係る入力同期信号補正手段は、入力水平同期信号5Hのパルスから一定期間のパルスを無視するマスク手段41H、マスク手段41Hより出力された水平同期信号41HSのパルスから一定期間パルスがないと水平同期信号の欠落を補償する補償パルスを生成する補償パルス生成手段42H、および入力水平同期信号5Hが安定して出力されているかどうかを判断する安定動作検出手段43Hを備えている。なお、補償パルス生成手段42Hは補償パルス出力42HSをマスク手段41Hに伝える。また、安定動作検出手段43Hは安定動作の情報に関する出力43HSをマスク手段41Hに伝える。そして、50Hは補償パルス生成手段42Hから出力された水平同期信号である。
【0111】
なお、マスク手段41Hは図17に示したのと同様の回路である。また、補償パルス生成手段42Hは図26に示す構成の回路であり、安定動作検出手段43Hは図27に示す構成の回路である。なお、補償パルス生成手段42Hの出力42HSは入力水平同期信号5Hに重畳してマスク手段41Hに入力される。また、安定動作検出手段43Hの出力43HSはマスク手段41H内のフラグ保持手段に与えられ、出力43HSの値がHighのときにはフラグ保持手段のフラグを一時的かつ強制的にLowに保持させ、出力43HSの値がLowのときにフラグ保持手段のフラグを一時的かつ強制的にHighに保持させる。
【0112】
補償パルス生成手段42Hは、図26に示すとおり、図6のエッジ検出手段42Aと、第1クロック11Cのクロック数をカウントし、エッジ検出後、カウント数が所定の値に達したときにHigh値を出力して、その後カウントリセットするカウンタ42Bと、カウンタ42Bの補償パルス出力42HSおよびマスク手段41Hの出力41HSの論理和を演算するOR回路42Cとを備える。この補償パルス生成手段42Hによれば、マスク手段41Hの出力41HSのあるパルスの入力からカウンタ42Bのカウント数が所定の値に達する期間が過ぎたときに、補償パルスが50Hに出力される。
【0113】
また、安定動作検出手段43Hは、図27に示すとおり、図6のエッジ検出手段43Aと、第1クロック11Cのクロック数をエッジ検出後からカウントし、次のエッジの検出時におけるカウント数を出力して、その後カウントリセットする第1カウンタ43Bと、第1カウンタ43Bの出力に所定の値を加える加算器43Cと、第1カウンタ43Bの出力から所定の値を減じる減算器43Dと、エッジ検出をイネーブル信号としつつ第1カウンタ43Bの出力を受けてその一つ前のエッジ検出時点での第1カウンタ43Bの出力の値を出力するD−FF43Eとを備える。そして、さらに安定動作検出手段43Hは、加算器43Cの出力とD−FF43Eの出力とを比較し、加算器43Cの出力値がD−FF43Eの出力値よりも大きい場合にHighを出力する比較器43Fと、減算器43Dの出力とD−FF43Eの出力とを比較し、減算器43Dの出力値がD−FF43Eの出力値よりも小さい場合にHighを出力する比較器43Gと、比較器43Fおよび43Gの論理積を演算するAND回路43Iと、エッジ検出をイネーブル信号としつつAND回路43Iの出力のうちHighとなった回数をカウントする第2カウンタ43Jと、エッジ検出をイネーブル信号としつつAND回路43Iの出力のうちLowとなった回数をカウントする第3カウンタ43Kと、第2カウンタ43Jのカウント数がある値以上となったときにHighの安定フラグを出力43HSとして出力し、第3カウンタ43Kのカウント数がある値以上となったときにLowの安定フラグを出力43HSとして出力するフラグ保持手段43Lとを有する。
【0114】
なお、上記の補償パルス生成手段42Hの備えるカウンタ42B並びに安定動作検出手段43Hの備える第1〜第3カウンタ43B,43J,43K、およびフラグ保持手段43Lは、いずれも例えばVHDL等のハードウェア記述言語を援用することで容易に回路構成できる。
【0115】
さて、図28〜図33は、本実施の形態に係る入力同期信号補正手段の動作を説明するための図である。図28に示すように、入力パルスP1aから、一定期間マスクをかけることにより、正常周期より早い異常入力パルスP1bを削除することができる。また、図29に示すように、正常周期位置にパルスが無ければ、欠落補償パルスCP2を付加する。
【0116】
しかし、それだけでは、正常周期より遅いパルスP2bを削除することはできない。従って、図30に示すように欠落補償パルスCP2からも一定期間マスクをかけることにより、異常パルスP2bを削除する。これによりほぼ完全に異常パルスを削除することができる。
【0117】
しかしながら、図31に示すように、欠落補償パルスCP1,CP2からマスクをかけると、入力同期信号が正常なパルスP1a,P2aに戻った時、正常なパルスP1a,P2aと欠落補償パルスCP1,CP2との間で位相が異なると、位相が異なったまま、欠落補償パルスを同期信号として後段の回路が動作することになり、同期のずれた映像が表示されることになる。
【0118】
これを防ぐため、入力パルスの周期をカウントすることにより、入力同期信号が安定動作を始めた時に、図32に示すように、マスクを一時的に解除する。その後、再び異常パルスの入力に備えて、図33に示すようにマスクをかける。入力同期信号の安定判定は、例えば、入力パルスの周期が、N回連続ある誤差Mの範囲内であれば安定と判定すればよい。
【0119】
このようにすれば、入力同期信号が不安定または欠落しても、安定した同期信号を得ることができる。また、入力同期信号の安定性を判定し、不安定から安定となったとき、マスクを一時的に解除することにより、入力同期信号が安定したときに、異なった位相で欠落補償パルスを発生し続けることを防ぐことができる。
【0120】
なお、上記の安定動作検出手段43Hは、この図32、図33の動作を実現するものであり、図27中の加算器43Cにおける所定の値と減算器43Dにおける所定の値との和が上記の誤差Mに相当する。また、第2カウンタ43Jでのカウント数が上記の回数Nに相当する。
【0121】
【発明の効果】
請求項1に記載の発明によれば、第1マスク解除後に一定期間、同期信号の新たなパルスが入力されなければ欠落補償パルスを生成し、欠落補償パルスからさらに所定の期間パルス生成を防ぐ第2マスクをかけ、同期信号のパルスの周期からその安定性を所定の基準に基づいて判別し、不安定から安定となったとき、一時的に第2マスクを解除するので、入力同期信号が不安定または欠落しても、安定した同期信号を得ることができる。また、入力同期信号の安定性を判定し、不安定から安定となったとき、マスクを一時的に解除することにより、入力同期信号が安定したときに、異なった位相で欠落補償パルスを発生し続けることを防ぐことができる。
【0122】
請求項2に記載の発明によれば、第2クロックを基準にした新たな映像信号を生成し、入力映像信号と重畳するので、入力同期信号が乱れた時であっても新たな映像信号は乱れない。よって、OSD情報や文字情報等を新たな映像信号とし、テレビ放送等を入力映像信号として採用すれば、テレビ放送等が弱電界状態にあるときでも、OSD情報や文字情報等の重畳映像が乱れることがない。
【図面の簡単な説明】
【図1】 実施の形態1に係る画像表示装置のブロック図である。
【図2】 実施の形態1に係る画像表示装置中の第2クロック生成手段9Cを示す図である。
【図3】 実施の形態2に係る画像表示装置のブロック図である。
【図4】 実施の形態3に係る画像表示装置のブロック図である。
【図5】 実施の形態1〜3に係る画像表示装置中の同期信号発生手段10を示す図である。
【図6】 エッジ検出手段10Eの構成例を示す図である。
【図7】 入力水平同期信号5H、サンプリング垂直同期信号12V、および同期信号13V,13Hのタイミングを示す図である。
【図8】 サンプリング垂直同期信号12V、遅延垂直同期信号12VDおよび垂直同期信号13Vのタイミングを示す図である。
【図9】 書き込みタイミングおよび読み出しタイミングを示す図である。
【図10】 書き込みタイミングおよび読み出しタイミングを示す図である。
【図11】 書き込みタイミングおよび読み出しタイミングを示す図である。
【図12】 書き込みタイミングおよび読み出しタイミングを示す図である。
【図13】 書き込みタイミングおよび読み出しタイミングを示す図である。
【図14】 実施の形態7に係る複合同期分離手段を示す図である。
【図15】 従来の複合同期分離手段を示す図である。
【図16】 実施の形態7に係る複合同期分離手段の構成を示す図である。
【図17】 マスク手段38の構成を示す図である。
【図18】 複合同期信号を示す図である。
【図19】 複合同期信号を示す図である。
【図20】 複合同期信号と水平同期信号とを示す図である。
【図21】 複合同期信号と水平同期信号とを示す図である。
【図22】 複合同期信号と水平同期信号とを示す図である。
【図23】 EXOR回路37の出力37Sを示す図である。
【図24】 EXOR回路37の出力37Sを示す図である。
【図25】 実施の形態8に係る入力同期信号補正手段を示す図である。
【図26】 補償パルス生成手段を示す図である。
【図27】 安定動作検出手段を示す図である。
【図28】 正常入力パルスと異常入力パルスとを示す図である。
【図29】 正常入力パルスと異常入力パルスと欠落補償パルスとを示す図である。
【図30】 正常入力パルスと異常入力パルスと欠落補償パルスとを示す図である。
【図31】 正常入力パルスと欠落補償パルスとを示す図である。
【図32】 正常入力パルスを示す図である。
【図33】 正常入力パルスを示す図である。
【図34】 従来の画像表示装置を示すブロック図である。
【符号の説明】
1 表示手段、2 クロック生成手段(第3クロック生成手段)、2C 第3クロック、3 OSD発生手段、4 入力映像信号、5H 入力水平同期信号、5V 入力垂直同期信号、5C 複合同期信号、6 OSD情報、7 信号処理手段、8 サンプリング手段、9 第2クロック生成手段、9C 第2クロック、10 同期信号発生手段、11 第1クロック生成手段、11C 第1クロック、12V サンプリング垂直同期信号、12VD 遅延垂直同期信号、13H水平同期信号、13V 垂直同期信号、14R 読み出しタイミング制御信号、14W 書き込みタイミング制御信号、15 記憶手段、16〜18 映像信号、35 同期分離手段、41H,41V マスク手段、42H,42V 補償パルス生成手段、43H,43V 安定動作検出手段。
Claims (2)
- 映像信号および前記映像信号の同期信号が入力される画像表示装置であって、
前記同期信号を用いて第1クロックを生成する第1クロック生成手段と、
前記第1クロックを用いて前記映像信号をサンプリングするサンプリング手段と、
前記サンプリング手段によってサンプリングされた前記映像信号を記憶する記憶手段と、
第2クロックを生成する第2クロック生成手段と、
前記第2クロックを用いて前記記憶手段から前記映像信号を読み出す信号処理手段と、
前記第2クロックを用いて新たな同期信号を発生する同期信号発生手段と、
前記新たな同期信号を用いて前記信号処理手段が読み出した映像信号を表示する表示手段と
を備え、
入力された前記同期信号のパルスから所定の期間パルス生成を防ぐ第1マスクをかけ、
第1マスク解除後に一定期間、前記同期信号の新たなパルスが入力されなければ欠落補償パルスを生成し、
欠落補償パルスからさらに所定の期間パルス生成を防ぐ第2マスクをかけ、
前記同期信号のパルスの周期からその安定性を所定の基準に基づいて判別し、不安定から安定となったとき、一時的に前記第2マスクを解除する
画像表示装置。 - 請求項1に記載の画像表示装置であって、
前記第2クロックを基準にして生成した新たな映像信号を前記入力された映像信号に重畳する
画像表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000165686A JP3863348B2 (ja) | 2000-06-02 | 2000-06-02 | 画像表示装置 |
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