JP2006235129A - 映像信号処理装置 - Google Patents
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Abstract
【解決手段】 入力信号に同期した第1のクロックS102を生成する第1のクロック発生回路102と、出力周波数の基準となる設定値を入力し、基準クロック毎に前記設定値を加算し、累積値に応じてデータを取り出し、アナログ信号に変換し、量子化ノイズを低減、逓倍して第2のクロックS103とする第2のクロック発生回路103と、前記第1のクロックS102で生成された同期信号S104を用いて前記第2のクロックS103へ乗せ換えた同期信号S108を作成するクロック乗換回路108とを具備し、画素表示ディスプレイの解像度に応じて生成された第2のクロックS103を用いて映像信号処理を行うようにした。
【選択図】 図1
Description
図6は、特許文献1に開示された従来の映像信号処理装置におけるクロック発生回路を示すブロック図である。
第1クロック生成回路8では、入力クロックの立ち上がりタイミングで動作する2分周回路で2分周されたクロックを出力クロック1としている。また、第2クロック生成回路11は、リセット生成回路24で、供給された水平同期信号HDから、該回路24へのリセット入力となる入力クロックの立ち上がりタイミングでリセット信号を発生し、このタイミングで周波数設定レジスタ20の値を加算器11により出力クロック2で加算することによりカウントし、ANDゲート22およびラッチ23を介してその最上位ビットを出力クロック2として使用することにより、出力クロックの周波数を変化させるようにしている。ここで、第1クロック生成回路8で生成される出力クロック1と第2クロック生成回路11で生成される出力クロック2は、1水平走査期間のサイクル数が異なり、第1クロック生成回路8で生成した出力クロック1でデータを読み込み、第2のクロック生成回路11で生成した出力クロック2でデータを読み出すようにしている。
図1は、本発明の実施の形態1による映像信号処理装置の構成を示すブロック図である。
図1において、クロック発振回路101と、第1のクロック発生回路102と、第2のクロック発生回路103と、同期分離回路104と、第1の映像信号処理回路105と、書込み制御回路106と、書き込みと読み出しとを別々のクロックで制御できるメモリ107と、同期信号のクロック乗換回路108と、読出し制御回路109と、第2の映像信号処理回路110から構成される。
図3は、本発明の実施の形態1による映像信号処理回路における第2のクロック発生回路103の構成を示すブロック図である。
フリップフロップ202は、入力された基本クロックS101の立ち上がりごとに加算回路201で設定値S200の値を加算、累積し、累積値S202を得る。累積値S202は、サイン波形データが記憶されたROM203のアドレス値として入力され、アドレス値に応じて、ROM203からデータS203を読み出される。この読み出されたデータS203は、アナログ信号に変換するためD/A変換器204へ入力し、アナログ信号S204に変換される。このアナログ信号S204には量子化ノイズ等が含まれるため、フィルター処理回路205で量子化ノイズや高調波成分を取り除いたアナログ信号S205を得て、逓倍回路206でN逓倍される。ここで、図4はN=4の場合を図示しているが、Nは整数値を示している。
次に、本発明の実施の形態2による映像信号処理装置について説明する。
図5は、本発明の実施の形態2による映像信号処理装置の構成の一例を示すブロック図である。
102 第1のクロック発生回路
103 第2のクロック発生回路
104 同期分離回路
105 第1の映像信号処理回路
106 第1の書込み制御回路
107 メモリ
108 クロック乗換回路
109 読出し制御回路
110 第2の映像信号処理回路
200 レジスタ
201 加算器
202 フリップフロップ
203 ROM
204 D/A変換器
205 フィルター処理回路
206 逓倍回路
501 逓倍回路
502 第1の読出し制御回路
503 第3の映像信号処理回路
504 第2の書込み制御回路
505 メモリ
506 第2のクロック乗換回路
507 第2の読出し制御回路
508 第2の映像信号処理回路
509 第1のクロック乗換回路
1000 第1のフリップフロップ
1100 第2のフリップフロップ
1200 第3のフリップフロップ
1300 論理ゲート
Claims (4)
- 入力信号に同期した第1のクロックを生成する第1のクロック発生回路と、
前記第1のクロックを用いて映像信号処理を行う第1の映像信号処理回路と、
画素表示ディスプレイの解像度に応じて第2のクロックを生成する第2のクロック発生回路と、
前記第1のクロックでメモリへのデータの書き込みを制御する書込み制御回路と、
前記第1のクロックで生成された同期信号を用いて前記第2のクロックへ乗せ換えた同期信号を作成するクロック乗せ換え回路と、
前記第2のクロックでメモリからのデータの読み出しを制御する読出し制御回路と、
前記第2のクロックを用いて映像信号処理を行う第2の映像信号処理回路と、を備えた、
ことを特徴とする映像信号処理装置。 - クロック発振回路からの基準クロックを用いて、入力信号に同期した第1のクロックを生成する第1のクロック発生回路と、
前記第1のクロックを用いて映像信号処理を行う第1の映像信号処理回路と、
画素表示ディスプレイの解像度に応じて第2のクロックを生成する第2のクロック発生回路と、
前記基準クロックをM(Mは整数)逓倍して第3のクロックを発生する第3のクロック発生回路と、
前記第1のクロックで第1のメモリへのデータの書き込みを制御する第1の書込み制御回路と、
前記第1のクロックで生成された同期信号を用いて前記第3のクロックへ乗せ換えた同期信号を作成する第1のクロック乗せ換え回路と、
前記第3のクロックで第1のメモリからのデータの読み出しを制御する第1の読出し制御回路と、
前記第3のクロックを用いて映像信号処理を行う第3の映像信号処理回路と、
前記第3のクロックで第2のメモリへのデータの書き込みを制御する第2の書込み制御回路と、
前記第1のクロックで生成された同期信号を前記第2のクロックへ乗せ換えた同期信号を作成する第2のクロック乗せ換え回路と、
前記第2のクロックで第2のメモリからのデータの読み出しを制御する第2の読出し制御回路と、
前記第2のクロックを用いて映像信号処理を行う第2の映像信号処理回路と、を備えた、
ことを特徴とする映像信号処理装置。 - 第1のクロック発振回路からの第1の基準クロックを用いて、入力信号に同期した第1のクロックを生成する第1のクロック発生回路と、
前記第1のクロックを用いて映像信号処理を行う第1の映像信号処理回路と、
画素表示ディスプレイの解像度に応じて第2のクロックを生成する第2のクロック発生回路と、
第2のクロック発振回路からの第2の基準クロックをL(Lは整数)逓倍して第3のクロックを発生する第3のクロック発生回路と、
前記第1のクロックで第1のメモリへのデータの書き込みを制御する第1の書込み制御回路と、
前記第1のクロックで生成された同期信号を用いて前記第3のクロックへ乗せ換えた同期信号を作成する第1のクロック乗せ換え回路と、
前記第3のクロックで第1のメモリからのデータの読み出しを制御する第1の読出し制御回路と、
前記第3のクロックを用いて映像信号処理を行う第3の映像信号処理回路と、
前記第3のクロックで第2のメモリへのデータの書き込みを制御する第2の書込み制御回路と、
前記第1のクロックで生成された同期信号を用いて前記第2のクロックへ乗せ換えた同期信号を作成する第2のクロック乗換回路と、
前記第2のクロックで第2のメモリからのデータの読み出しを制御する第2の読出し制御信号と、
前記第2のクロックを用いて映像信号処理を行う第2の映像信号処理回路と、を備えた、
ことを特徴とする映像信号処理装置。 - 請求項1ないし3のいずれかに記載の映像信号処理装置において、
前記第2のクロック発生回路は、
出力周波数の基準となる設定値を入力し、基準クロック毎に前記設定値を加算する累積回路と、
サインデータもしくは周期性のデータをあらかじめ記憶し、前記累積回路の出力値に応じてデータを取り出すメモリと、
前記メモリからの出力データをアナログ信号に変換するD/A変換器と、
前記アナログ信号の量子化ノイズを低減するためのフィルター処理回路と、
前記フィルター処理回路からの周期性を持った信号をN(Nは整数)逓倍する逓倍回路とを備え、前記第2のクロックを発生する、
ことを特徴とする映像信号処理装置。
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