JP3294944B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP3294944B2 JP3294944B2 JP18034794A JP18034794A JP3294944B2 JP 3294944 B2 JP3294944 B2 JP 3294944B2 JP 18034794 A JP18034794 A JP 18034794A JP 18034794 A JP18034794 A JP 18034794A JP 3294944 B2 JP3294944 B2 JP 3294944B2
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Description
【０００１】
【産業上の利用分野】本発明は、映像信号の同期再生に
おいて、サブキャリア信号に同期したクロックを再生す
る際、特に非標準映像信号が入力された場合のＰＬＬ回
路に関するものである。
おいて、サブキャリア信号に同期したクロックを再生す
る際、特に非標準映像信号が入力された場合のＰＬＬ回
路に関するものである。
【０００２】
【従来の技術】従来の映像信号のカラーサブキャリア信
号を同期再生するＰＬＬ回路の構成図を図６に示す。図
６において、１は入力映像信号１１のカラーバースト信
号と制御発振回路４にて発振したサブキャリア信号４１
との位相差をバーストゲート信号１２に応じて検出し、
誤差信号１３を出力する位相比較回路、６は誤差信号１
３をバーストゲート信号１２の直後で、ホールド信号６
１によって保持し、ホールド誤差信号６２として出力す
るホールド回路、３はホールド誤差信号６２の高域成分
を減衰させ、制御信号３１を出力するＬＰＦ回路、４は
入力映像信号１１のカラーバースト信号周波数付近で発
振していて、制御信号３１に応じてサブキャリア信号４
１を発振させる制御発振回路である。
号を同期再生するＰＬＬ回路の構成図を図６に示す。図
６において、１は入力映像信号１１のカラーバースト信
号と制御発振回路４にて発振したサブキャリア信号４１
との位相差をバーストゲート信号１２に応じて検出し、
誤差信号１３を出力する位相比較回路、６は誤差信号１
３をバーストゲート信号１２の直後で、ホールド信号６
１によって保持し、ホールド誤差信号６２として出力す
るホールド回路、３はホールド誤差信号６２の高域成分
を減衰させ、制御信号３１を出力するＬＰＦ回路、４は
入力映像信号１１のカラーバースト信号周波数付近で発
振していて、制御信号３１に応じてサブキャリア信号４
１を発振させる制御発振回路である。
【０００３】以上のように構成された従来のＰＬＬ回路
についてその動作を説明する。位相比較回路１では入力
された映像信号１１のカラーバースト信号と制御発振回
路４にて発振したサブキャリア信号４１との位相差をバ
ーストゲート信号１２がハイレベルの期間に検出し、誤
差信号１３を出力する。
についてその動作を説明する。位相比較回路１では入力
された映像信号１１のカラーバースト信号と制御発振回
路４にて発振したサブキャリア信号４１との位相差をバ
ーストゲート信号１２がハイレベルの期間に検出し、誤
差信号１３を出力する。
【０００４】ホールド回路６ではバースト毎に位相比較
を行った誤差信号１３をホールド信号６１によってバー
スト期間の直後のタイミングでホールドし、ホールド誤
差信号６２を出力する。このホールド信号６１は垂直等
化パルスの期間では出力されず、等化パルスの直前の位
相比較の情報を保持する。
を行った誤差信号１３をホールド信号６１によってバー
スト期間の直後のタイミングでホールドし、ホールド誤
差信号６２を出力する。このホールド信号６１は垂直等
化パルスの期間では出力されず、等化パルスの直前の位
相比較の情報を保持する。
【０００５】ホールド誤差信号６２はＬＰＦ回路３によ
って、高域の信号成分が減衰され、制御信号３１として
制御発振回路４に入力される。制御発振回路４では入力
映像信号１１のカラーバースト信号とサブキャリア信号
４１との位相差に対応した制御信号３１によって発振器
の発振周波数を可変することでサブキャリア信号４１と
入力映像信号１１のカラーバースト信号の位相差をゼロ
に収束させて行く。
って、高域の信号成分が減衰され、制御信号３１として
制御発振回路４に入力される。制御発振回路４では入力
映像信号１１のカラーバースト信号とサブキャリア信号
４１との位相差に対応した制御信号３１によって発振器
の発振周波数を可変することでサブキャリア信号４１と
入力映像信号１１のカラーバースト信号の位相差をゼロ
に収束させて行く。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、図７に示すように、レーザーディスクの
スチル信号などの非標準信号が入力されたとき、フィー
ルドによってバースト信号の連続性が大きくずれてしま
う場合ある。このとき、ホールド回路６では、位相比較
回路１での誤差信号１３の情報が大きくずれたままで保
持されててしまい、次のフィールドでの位相比較動作を
開始しても、制御信号３１が大きくずれ、位相差がゼロ
に収束するまでの時間が大幅にかかり、有効映像期間ま
で正確な再生クロックが得られず、システムの信号処理
において、誤動作の要因となってしまうという問題を有
していた。
うな構成では、図７に示すように、レーザーディスクの
スチル信号などの非標準信号が入力されたとき、フィー
ルドによってバースト信号の連続性が大きくずれてしま
う場合ある。このとき、ホールド回路６では、位相比較
回路１での誤差信号１３の情報が大きくずれたままで保
持されててしまい、次のフィールドでの位相比較動作を
開始しても、制御信号３１が大きくずれ、位相差がゼロ
に収束するまでの時間が大幅にかかり、有効映像期間ま
で正確な再生クロックが得られず、システムの信号処理
において、誤動作の要因となってしまうという問題を有
していた。
【０００７】本発明は上記問題点に鑑み、非標準映像信
号が入力され、フィールド間のバースト信号の連続性が
大きくずれた場合でも、位相差を速やかに収束させるこ
とができ、安定した信号処理のクロック供給を実現でき
るＰＬＬ回路を提供することを目的とするものである。
号が入力され、フィールド間のバースト信号の連続性が
大きくずれた場合でも、位相差を速やかに収束させるこ
とができ、安定した信号処理のクロック供給を実現でき
るＰＬＬ回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明のＰＬＬ回路は、一方の入力である映像信号
の水平期間毎のカラーバースト信号と、他方の入力であ
るサブキャリア信号との位相差をバーストの位置を示す
バーストゲート信号に応じて検出し、誤差信号を出力す
る位相比較回路と、前記映像信号の垂直等化パルス期間
およびその前後のＮライン期間で誤差信号の値をホール
ドし、ホールド誤差信号を出力するホールド回路と、前
記ホールド回路の出力であるホールド誤差信号の高域信
号成分を減衰させた制御信号を出力するＬＰＦ回路と、
前記ＬＰＦ回路の出力である制御信号に応じて発振周波
数を可変させ、サブキャリア信号を出力する制御発振回
路と、前記ホールド回路と前記ＬＰＦ回路の間に挿入さ
れた平均回路とを備え、前記ホールド回路のホールド誤
差信号を、前記映像信号の垂直等化パルス期間およびそ
の前後のＮライン期間で、Ｍフレームに渡り積分し、そ
の平均をとって平均誤差信号を出力し、前記ＬＰＦ回路
に入力するようにしたことを特徴とする。
に、本発明のＰＬＬ回路は、一方の入力である映像信号
の水平期間毎のカラーバースト信号と、他方の入力であ
るサブキャリア信号との位相差をバーストの位置を示す
バーストゲート信号に応じて検出し、誤差信号を出力す
る位相比較回路と、前記映像信号の垂直等化パルス期間
およびその前後のＮライン期間で誤差信号の値をホール
ドし、ホールド誤差信号を出力するホールド回路と、前
記ホールド回路の出力であるホールド誤差信号の高域信
号成分を減衰させた制御信号を出力するＬＰＦ回路と、
前記ＬＰＦ回路の出力である制御信号に応じて発振周波
数を可変させ、サブキャリア信号を出力する制御発振回
路と、前記ホールド回路と前記ＬＰＦ回路の間に挿入さ
れた平均回路とを備え、前記ホールド回路のホールド誤
差信号を、前記映像信号の垂直等化パルス期間およびそ
の前後のＮライン期間で、Ｍフレームに渡り積分し、そ
の平均をとって平均誤差信号を出力し、前記ＬＰＦ回路
に入力するようにしたことを特徴とする。
【０００９】
【００１０】
【作用】上記構成により、非標準映像信号が入力され、
フィールド間のバースト信号の連続性が大きくずれた場
合でも、フィールド間の誤差信号の変化を最小に抑える
ことが可能となるので、位相差を速やかに収束させるこ
とができ、安定した信号処理のクロック供給を実現でき
る。
フィールド間のバースト信号の連続性が大きくずれた場
合でも、フィールド間の誤差信号の変化を最小に抑える
ことが可能となるので、位相差を速やかに収束させるこ
とができ、安定した信号処理のクロック供給を実現でき
る。
【００１１】
【実施例】以下本発明の一実施例のＰＬＬ回路について
図面を参照しながら説明する。図１は本発明の第１の実
施例におけるＰＬＬ回路の構成を示すブロック図であ
る。図１において、１は入力映像信号１１のカラーバー
スト信号と制御発振回路４にて発振したサブキャリア信
号４１との位相差をバーストゲート信号１２に応じて検
出し、誤差信号１３を出力する位相比較回路、２は垂直
等化パルスとその前後Ｎラインの期間で誤差信号１３を
ホールド信号２１によて保持し、ホールド誤差信号２２
として出力するホールド回路、３はホールド誤差信号２
２の高域成分を減衰させた制御信号３１Ａを出力するＬ
ＰＦ回路、４は入力映像信号１１のカラーバースト信号
周波数付近で発振していて、制御信号３１Ａに応じてサ
ブキャリア信号４１を発振させる制御発振回路である。
図面を参照しながら説明する。図１は本発明の第１の実
施例におけるＰＬＬ回路の構成を示すブロック図であ
る。図１において、１は入力映像信号１１のカラーバー
スト信号と制御発振回路４にて発振したサブキャリア信
号４１との位相差をバーストゲート信号１２に応じて検
出し、誤差信号１３を出力する位相比較回路、２は垂直
等化パルスとその前後Ｎラインの期間で誤差信号１３を
ホールド信号２１によて保持し、ホールド誤差信号２２
として出力するホールド回路、３はホールド誤差信号２
２の高域成分を減衰させた制御信号３１Ａを出力するＬ
ＰＦ回路、４は入力映像信号１１のカラーバースト信号
周波数付近で発振していて、制御信号３１Ａに応じてサ
ブキャリア信号４１を発振させる制御発振回路である。
【００１２】以上のように構成されたＰＬＬ回路につい
て図２を用いて動作を説明する。フィールド間のバース
ト信号の連続性が大きくずれた非標準の映像信号１１が
入力された場合、従来では、位相比較回路１の誤差信号
１３を垂直等化パルス期間のみホールドゲート信号６１
によりホールドしても、等化パルスの前後においてバー
ストの連続性が失われてしまう場合が発生するので、正
しい位相誤差の情報がホールド回路２によって保持する
ことができず、次のフィールドの先頭での位相比較動作
は、位相差が大幅にずれた位相から比較が開始され、制
御信号３１は大きく振動してしまう。
て図２を用いて動作を説明する。フィールド間のバース
ト信号の連続性が大きくずれた非標準の映像信号１１が
入力された場合、従来では、位相比較回路１の誤差信号
１３を垂直等化パルス期間のみホールドゲート信号６１
によりホールドしても、等化パルスの前後においてバー
ストの連続性が失われてしまう場合が発生するので、正
しい位相誤差の情報がホールド回路２によって保持する
ことができず、次のフィールドの先頭での位相比較動作
は、位相差が大幅にずれた位相から比較が開始され、制
御信号３１は大きく振動してしまう。
【００１３】本実施例ではホールドゲート信号２１を予
め等化パルスの前後のＮラインの期間にまで拡張してい
るので、等化パルスの前後でバースト連続性が失われた
映像信号が入力された場合でも、ホールド回路２におけ
るホールド誤差信号２２が、正常なときに保持されてい
るので、次のフィールドでも、制御信号３１Ａは大きく
振動することなく迅速に収束することができる。
め等化パルスの前後のＮラインの期間にまで拡張してい
るので、等化パルスの前後でバースト連続性が失われた
映像信号が入力された場合でも、ホールド回路２におけ
るホールド誤差信号２２が、正常なときに保持されてい
るので、次のフィールドでも、制御信号３１Ａは大きく
振動することなく迅速に収束することができる。
【００１４】次に本発明の他の実施例におけるＰＬＬ回
路について説明する。図３は第２の実施例におけるＰＬ
Ｌ回路の構成を示すブロック図である。第１の実施例と
の違いはホールド回路２の後段に平均回路５を設けた点
であり、その他は同一である。
路について説明する。図３は第２の実施例におけるＰＬ
Ｌ回路の構成を示すブロック図である。第１の実施例と
の違いはホールド回路２の後段に平均回路５を設けた点
であり、その他は同一である。
【００１５】図４は平均回路５の詳細な構成を示すブロ
ック図である。図４において、５０１はホールド誤差信
号２２をフレームラッチ信号５１により順次Ｍ段保持す
るラッチ手段、５０２はラッチ手段５０１の出力を加算
する加算手段、５０３は加算手段５０２の出力を１／Ｍ
する除算手段、５０４はホールド誤差信号２２をa側の
入力とし、除算手段５０３の出力をb側の入力とし、フ
レームラッチ信号５１によりどちらか一方の入力を出力
する選択手段である。
ック図である。図４において、５０１はホールド誤差信
号２２をフレームラッチ信号５１により順次Ｍ段保持す
るラッチ手段、５０２はラッチ手段５０１の出力を加算
する加算手段、５０３は加算手段５０２の出力を１／Ｍ
する除算手段、５０４はホールド誤差信号２２をa側の
入力とし、除算手段５０３の出力をb側の入力とし、フ
レームラッチ信号５１によりどちらか一方の入力を出力
する選択手段である。
【００１６】ホールド回路２でのホールド期間をフィー
ルド毎とせず、図５に示すように、Ｍフレームに渡りホ
ールド誤差信号２２をラッチ手段５０１で保持し、加算
手段５０２と除算手段５０３により平均を取ったフレー
ム平均データ５２が選択手段５０４でフレームラッチ信
号５１によって選択され、ＬＰＦ回路３へ入力されるの
で、バースト信号の連続性が失われた非標準信号に対し
ても、さらに安定な位相比較を行うことができる。
ルド毎とせず、図５に示すように、Ｍフレームに渡りホ
ールド誤差信号２２をラッチ手段５０１で保持し、加算
手段５０２と除算手段５０３により平均を取ったフレー
ム平均データ５２が選択手段５０４でフレームラッチ信
号５１によって選択され、ＬＰＦ回路３へ入力されるの
で、バースト信号の連続性が失われた非標準信号に対し
ても、さらに安定な位相比較を行うことができる。
【００１７】
【発明の効果】以上のように本発明によれば、一方の入
力である映像信号の水平期間毎のカラーバースト信号
と、他方の入力であるサブキャリア信号との位相差をバ
ーストの位置を示すバーストゲート信号に応じて検出
し、誤差信号を出力する位相比較回路と、前記映像信号
の垂直等化パルス期間およびその前後のＮライン期間で
誤差信号の値をホールドし、ホールド誤差信号を出力す
るホールド回路と、前記ホールド回路の出力であるホー
ルド誤差信号の高域信号成分を減衰させた制御信号を出
力するＬＰＦ回路と、前記ＬＰＦ回路の出力である制御
信号に応じて発振周波数を可変させ、サブキャリア信号
を出力する制御発振回路とを設けたので、非標準映像信
号が入力され、フィールド間のバースト信号の連続性が
大きくずれた場合でも、位相差を速やかに収束させるこ
とができ、安定した信号処理のクロック供給を実現でき
る。
力である映像信号の水平期間毎のカラーバースト信号
と、他方の入力であるサブキャリア信号との位相差をバ
ーストの位置を示すバーストゲート信号に応じて検出
し、誤差信号を出力する位相比較回路と、前記映像信号
の垂直等化パルス期間およびその前後のＮライン期間で
誤差信号の値をホールドし、ホールド誤差信号を出力す
るホールド回路と、前記ホールド回路の出力であるホー
ルド誤差信号の高域信号成分を減衰させた制御信号を出
力するＬＰＦ回路と、前記ＬＰＦ回路の出力である制御
信号に応じて発振周波数を可変させ、サブキャリア信号
を出力する制御発振回路とを設けたので、非標準映像信
号が入力され、フィールド間のバースト信号の連続性が
大きくずれた場合でも、位相差を速やかに収束させるこ
とができ、安定した信号処理のクロック供給を実現でき
る。
【００１８】また、上記構成において、ホールド回路の
ホールド誤差信号を、映像信号の垂直等化パルス期間お
よびその前後のＮライン期間でＭフレームに渡り積分
し、その平均をとって平均誤差信号を出力する平均回路
をホールド回路の後段に設けたので、さらに位相差を速
やかに収束させることができ、より安定した信号処理の
クロックを供給できる。
ホールド誤差信号を、映像信号の垂直等化パルス期間お
よびその前後のＮライン期間でＭフレームに渡り積分
し、その平均をとって平均誤差信号を出力する平均回路
をホールド回路の後段に設けたので、さらに位相差を速
やかに収束させることができ、より安定した信号処理の
クロックを供給できる。
【図１】本発明の第１の実施例のＰＬＬ回路における構
成を示すブロック図
成を示すブロック図
【図２】本発明の第１の実施例のＰＬＬ回路におけるタ
イミング関係を説明する波形図
イミング関係を説明する波形図
【図３】本発明の第２の実施例のＰＬＬ回路における全
体を示すブロック図
体を示すブロック図
【図４】本発明の第２の実施例のＰＬＬ回路における平
均回路の詳細構成を示すブロック図
均回路の詳細構成を示すブロック図
【図５】本発明の第２の実施例のＰＬＬ回路におけるタ
イミング関係を説明する波形図
イミング関係を説明する波形図
【図６】従来のＰＬＬ回路における全体を示すブロック
図
図
【図７】従来のＰＬＬ回路におけるタイミング関係を説
明する波形図
明する波形図
１ 位相比較回路 ２ ホールド回路 ３ ＬＰＦ回路 ４ 制御発振回路 ５ 平均回路 ５０１ ラッチ手段 ５０２ 加算手段 ５０３ 除算手段 ５０４ 選択手段
Claims (1)
- 【請求項１】一方の入力である映像信号の水平期間毎の
カラーバースト信号と、他方の入力であるサブキャリア
信号との位相差をバーストの位置を示すバーストゲート
信号に応じて検出し、誤差信号を出力する位相比較回路
と、 前記映像信号の垂直等化パルス期間およびその前後のＮ
ライン期間で誤差信号の値をホールドし、ホールド誤差
信号を出力するホールド回路と、 前記ホールド回路の出力であるホールド誤差信号の高域
信号成分を減衰させた制御信号を出力するＬＰＦ回路
と、 前記ＬＰＦ回路の出力である制御信号に応じて発振周波
数を可変させ、サブキャリア信号を出力する制御発振回
路と、 前記ホールド回路と前記ＬＰＦ回路の間に挿入された平
均回路とを備え、前記 ホールド回路のホールド誤差信号
を、前記映像信号の垂直等化パルス期間およびその前後
のＮライン期間で、Ｍフレームに渡り積分し、その平均
をとって平均誤差信号を出力し、前記ＬＰＦ回路に入力
するようにしたＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18034794A JP3294944B2 (ja) | 1994-08-02 | 1994-08-02 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18034794A JP3294944B2 (ja) | 1994-08-02 | 1994-08-02 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846819A JPH0846819A (ja) | 1996-02-16 |
| JP3294944B2 true JP3294944B2 (ja) | 2002-06-24 |
Family
ID=16081646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18034794A Expired - Fee Related JP3294944B2 (ja) | 1994-08-02 | 1994-08-02 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3294944B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7873133B2 (en) * | 2005-06-30 | 2011-01-18 | Infinera Corporation | Recovery of client clock without jitter |
-
1994
- 1994-08-02 JP JP18034794A patent/JP3294944B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0846819A (ja) | 1996-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |