CN1127259C - 同步信号发生器 - Google Patents

Abstract

本发明涉及在计算机显示器等中对视频信号的处理，其目的在于提供一种同步信号发生器，它可以获得其相位相对于水平同步信号稳定的垂直同步脉冲，其中，对与同水平同步信号同步的时钟进行计数的计数器的计数值较小。它包含计数器(8R)，根据水平同步信号(Hsync)检测垂直同步周期(N)，还包括一输出切换单元(14)，当输入垂直同步信号(Vsync)具有指定范围的垂直同步周期时，输出与垂直同步信号(Vsync)同步的垂直同步脉冲(Vd)，当输入垂直同步信号不具有指定范围的垂直同步周期时，输出具有指定垂直同步周期的脉冲(Sq)。

Description

同步信号发生器

技术领域

本发明涉及一种同步信号发生器，用于处理视频显示设备例如计算机显示器等中所显示的视频信号的设备中。

背景技术

在参照图4和图5描述传统同步信号发生器之前，现简要描述一下视频显示设备中同步信号发生器的作用。

当把视频信号源(例如，电视、录象机、计算机等)输出的视频信号在视频显示设备(例如，电视接收机、计算机显示器等)上显示成图像时，包括在这种视频信号源输出的视频信号中的水平同步信号和垂直同步信号保持稳定并彼此同步是重要的。

然而，水平同步信号和垂直同步信号的周期和相位会由于视频信号行进的传输路径的各种因素、视频信号输入的切换操作等而发生变化。同步信号的这种变化使视频信号不稳定。因此，根据该视频信号产生和再现的图像将变得不稳定，质量较差。

为了解决同步信号由于传输路径或输入切换等引起的不稳定，传统上在接收视频信号源的视频信号输入的接收机一侧采用了下列手段。也就是说，在接收机中产生稳定的水平和垂直同步脉冲，作为同步的基准。这些稳定的水平和垂直同步脉冲分别与包括在输入视频信号中的水平同步信号Hsync和垂直同步信号Vsync同步，以稳定视频信号。根据经如此稳定后的视频信号显示图像。

为了产生同步化的基准水平和垂直同步脉冲，使用了所谓的水平和垂直同步倒计数系统的同步信号发生器，其中，根据基准时钟驱动计数器，用来对水平同步周期和垂直同步周期进行计数。

图4示出了电视接收机中使用的水平和垂直倒计数系统的同步信号发生器，作为传统同步信号发生器的一个例子。本例中的同步信号发生器SSGc具有第一输入端Pih、第二输入端Piv、相位比较器2、压控振荡器(VCO)3、第一分频器4、第二分频器5、触发信号发生器7、计数器8、脉冲发生器9、第一输出端Pohp和第二输出端Povp。

输入端Pih和输入端Piv连接到外部视频信号源(未示出)上，分别接收包括在视频信号中的水平同步信号Hsync和垂直同步信号Vsync。第一分频器4产生频率为输入频率1/n的输出波，第二分频器5产生频率为输入频率2/n的输出波。也就是说，第一分频器4和第二分频器5的对频率的分割率分别为1/n和2/n。在本例中，n被设置成32，分频器4的对频率的分割率为1/32，而分频器5的对频率的分割率为1/16。

相位比较器2、压控振荡器3和第一分频器4彼此连接后形成PLL电路20。压控振荡器3根据从相位比较器2输入的电压产生具有指定频率F(周期P＝1/F)的第一时钟脉冲Sck1。第一分频器4把从压控振荡器3输入的时钟脉冲Sck1的周期分割成1/32，以向相位比较器2和输出端Pohp输出频率为F*32(周期H＝1/(F.32))的时钟脉冲，作为水平同步脉冲Hd。相位比较器2产生对应于从输入端Pin输入的水平同步信号Hsync与从分频器4输入的水平同步脉冲Hd之间的相位差的控制电压Vc，并向压控振荡器3输出控制电压Vc。

压控振荡器3根据压控电压Vc产生周期为1/F的、并与水平同步信号Hsync同步的时钟脉冲Sck1。因此，在第一分频器4中分割第一时钟脉冲Sck1产生的水平同步脉冲Hd与水平同步信号Hsync同步，并与水平同步信号Hsync锁定。

第二分频器5连接到PLL电路20中的压控振荡器3，接收第一时钟脉冲Sck1的输入。分频器5把第一时钟脉冲Sck1的周期分割成1/16，以产生和向计数器8输出周期为H/2的第二时钟脉冲Sck2。

第二分频器5输出的时钟脉冲Sck2的周期被设置成H/2，即，由于下列的原因，其频率被设置成水平同步信号Hsync的频率的两倍。例如，在NTSC制式的情况下，两场中的扫描线的数量为整数值525，在奇偶场中以相同的时序产生垂直同步脉冲Vd需要能够计算262*5H＝525*(H/2)。也就是说，把周期设置成H/2是有利的。

触发信号发生器7响应于从输入端Piv输入的垂直同步信号Vsync产生触发脉冲Tp。计数器8连接到触发信号发生器7，接收触发脉冲Tp的输入，还连接到分频器5上，接收时钟脉冲Sck2的输入。计数器8由触发脉冲Tp复位，然后，对时钟脉冲Sck2的脉冲进行计数，产生指示计数值N的计数信号Sn。

当计数器8的计数值N达到计数值Nvp时，计数器8产生门信号Sg，进入低电平，其中，计数值Nvp比对应于垂直同步周期的计数值Nv小一指定的脉冲数。当计数值N被触发脉冲Tp复位到零时，该门信号Sg从低电平返回到高电平。在本例中，Nvp被设置成Nv-1。也就是说，在计算值N从Nv-2变成Nv-1的时间Tnvp与计数值N被触发脉冲Tp复位时Trst之间的周期内。门信号Sg保持在低电平。

触发信号发生器7也连接到计数器8，接收门信号Sg的输入。从时间Tnv至时间Trst，触发信号发生器7的门被门信号Sg打开。这防止了计数值N在计数器8计数操作期间，由于输入到输入端Piv的噪声引起的偶然的复位。

脉冲发生器9连接到触发信号发生器7，接收触发脉冲Tp的输入，还连接到计数器8，接收计数信号Sn的输入。在把触发脉冲Tp从触发信号发生器7输入到脉冲发生器9时，脉冲发生器9被复位，然后，垂直同步脉冲Vd变为低电平。在计数器8的计数值N从1变为2时，垂直同步脉冲Vd达到高电平。因此，脉冲发生器9产生的垂直同步脉冲Vd仅在计数值N为零和1的时间周期上为低电平，该垂直同步脉冲Vd从输出端Povp输出。

虽然在本例中，在计数器8的计数值N从1变到2时，把脉冲发生器9设置成输出高电平，但是，根据计数值的另一种变化，也可以改变进入到高电平的时间，可以随意地改变垂直同步脉冲Vd的低电平周期。

下面，参照图5所示的时序图，描述上述的同步信号发生器SSGc的工作情况。在该图中，横坐标表示经过的时间t，纵坐标指示水平同步信号Hsync、水平同步脉冲Hd、时钟脉冲Sck2、垂直同步信号Vsync、触发脉冲Tp、垂直同步脉冲Vd、计数值N和门信号Sg在沿时间轴t的时间点上的表现。

水平同步信号Hsync在时间t1、t3、t6和t8时被更新。这些时间之间的每个周期对应于一个水平同步周期H。

如上所述，水平同步脉冲Hd的周期被同步和锁定到水平同步信号Hsync上，因此，与水平同步信号Hsync相似，它在时间t1、t3、t6和t8上被更新。

又如上所述，由于时钟脉冲Sck2的周期为H/2，因此，它在时间t1、t2、t3、t5、t6、t7、t8和t10上被更新。也就是说，这些时间之间的每个周期对应于一个水平同步周期H的半个周期H/2。

对于垂直同步信号Vsync，在本例中，其一个垂直同步周期在时间t4上结束。也就是说，在时间t3与t4之间的计数值N为Nv。因此，在时间上返回，时间t3和t2之间的计数值N为Nv-1，在时间t2与t1之间的计数值N为Nv-2。也就是说，时间t2对应于上述时间Tnvp，时间t4对应于上述时间Trst。垂直同步信号Vsync的相位在时间t4改变，该时间t4是在时间t3后延迟一指定时间τ的时间，在时间t3上，水平同步信号Hsync的相位改变。也就是说，垂直同步信号Vsync和水平同步信号Hsync的相位偏移时间τ。由于视频信号在传输路径上行进要经历的各种因素、输入的切换因素等，该相位偏移是不可避免的。

触发信号发生器7响应于垂直同步信号Vsync在时间t4上产生触发脉冲Tp。

在时间t4，输入触发脉冲Tp时垂直同步脉冲Vd或脉冲发生器9的输出从高电平改变成低电平。在计数器8的计数值N从1变成2的时间t6时，垂直同步脉冲Vd从低电平改变成高电平。因此，产生的垂直同步脉冲Vd在从时间t4至时间t6的周期上为低电平，计数值N为0和1，并从输出端Povp输出。

在本例中，脉冲发生器9被设置成，当计数器8的计数值N从1变至2的时间上输出高电平。然而，根据计数值的另一种变化，改变进入高电平的时间，可以随意地改变垂直同步脉冲Vd的低电平周期。

然而，在如图4和5所示的传统的同步信号发生器中，计数器8必须能向上计数到大于两倍的每场扫描线的值，以对周期为水平同步周期H的1/2的时钟脉冲进行计数。也就是说，当视频信号有较大量的扫描线时，必须把具有较大计数值的计数器用作计数器8。例如，当一场包含有1200或更多扫描线时，例如计算机显示器的情况，要求计数器8能对两倍的扫描线值进行计数，即2400，或更大。通常，当计数器的计数值变大时，以高速来操作电路变得更困难。因此，实现具有需要高速操作的数字LSI的同步信号发生器是非常困难的。

从输入端Pih输入的水平同步信号Hsync和从输出端Pohp输出的水平同步脉冲Hd受到PLL电路20的控制，以使它们彼此同步并锁定。然而，分别从输出端Povp和Pohp输出的垂直同步脉冲Vd和水平同步脉冲Hd在相位上并不是总是相同的。也就是说，当响应于垂直同步信号Vsync，计数器8被触发信号发生器7产生的触发脉冲Tp复位时，垂直同步脉冲Vd或脉冲发生器9的输出变成低电平。而且，当计数器8的计数值N到达指定值时(在本例中，在它从1变成2时)，脉冲发生器9的输出到达高电平。

因此，由于传输路径、输入切换等效果引起的垂直同步信号Vsync与水平同步信号Hsync之间的相移τ，垂直同步脉冲Vd的相位与水平同步信号Hsync和水平同步脉冲Hd的相位不一致。因此，垂直同步脉冲Vd的低电平周期To也随相移时间τ的变化而变化。因此，当垂直同步信号发生器用于例如液晶显示装置等的显示装置中时，显示装置不能被适当地驱动。

本发明的目的在于提供一种同步信号发生器，它可以获得相位相对于水平同步信号稳定的垂直同步脉冲，并且它可以抑制计数器的计数值。

发明内容

本发明的第一方面针对一种同步信号发生器，用于根据输入视频信号中的水平同步信号产生与输入视频信号中的垂直同步信号同步的垂直同步脉冲，包含：

PLL电路，产生第一时钟脉冲，并产生周期是所述水平同步信号的1/n的并与所述水平同步信号同步的水平同步脉冲，n为整数；

计数装置，对所述水平同步脉冲进行计数，产生计数信号，当为水平同步脉冲提供低电平的垂直同步脉冲时，所述计数装置被复位；

脉冲发生器，根据所述计数装置输出的计数信号，检测具有垂直同步周期的所述输入垂直同步信号的周期，输出脉冲信号；

切换信号发生器，根据所述计数装置的计数信号输出所述输入垂直同步信号与所述垂直同步脉冲之间的切换信号；

切换装置，在所述切换信号发生器的控制下，选择所述输入垂直同步信号与所述垂直同步脉冲之一输出；

分频装置，把所述第一时钟脉冲分割成2/n，以产生周期等于所述第一时钟脉冲周期的1/2的第二时钟脉冲；

延迟装置，对所述第二时钟脉冲进行延迟，以产生第三时钟脉冲；以及

保持装置，根据所述第三时钟脉冲，保持所述切换装置的输出。

如上所述，根据本发明的第一方面，根据与水平同步信号同步的水平同步脉冲检测垂直同步周期。根据在检测垂直同步周期内是否存在实际输入的垂直同步信号的垂直同步，选择实际垂直同步信号和自产生的脉冲信号之一组成垂直同步脉冲。因此，即使实际没有输入垂直同步信号，也可以产生与垂直同步信号同步的垂直同步脉冲。

根据本发明的第二方面，在本发明的第一方面中，所述PLL电路包含：

分频器，把所述第一时钟脉冲分成1/n，产生所述水平同步脉冲；

压控振荡器，以及

相位比较装置，检测所述水平同步脉冲与所述水平同步信号之间相位差，以控制所述压控振荡电路产生第一时钟脉冲；

此外，所述计数装置对周期与所述水平同步信号的周期相同的所述水平同步脉冲的脉冲进行计数。

如上所述，根据本发明的第三方面，由于对周期与水平同步信号相同的水平同步脉冲的脉冲进行计数，所以可以抑制计数器的计数值。

本发明的第三方面针对一种同步信号发生方法，用于根据输入视频信号中的水平同步信号产生与输入视频信号中的垂直同步信号同步的垂直同步脉冲，包含：

水平同步脉冲发生步骤，产生第一时钟脉冲，并产生周期是所述水平同步信号的1/n的并与所述水平同步信号同步的水平同步脉冲；n为整数；

计数步骤，对所述水平同步脉冲进行计数，产生计数信号，当为水平同步脉冲提供低电平的垂直同步脉冲时，所述计数步骤被复位；

脉冲发生步骤，根据所述计数信号，检测具有垂直同步周期的所述输入垂直同步信号的周期，输出脉冲信号；

切换信号发生步骤，根据所述的计数信号输出所述输入垂直同步信号与所述垂直同步脉冲之间的切换信号；

切换步骤，在所述切换信号的控制下，选择所述输入垂直同步信号与所述垂直同步脉冲之一输出；

分频步骤，把所述第一时钟脉冲分割成2/n，以产生周期等于所述第一时钟脉冲周期的1/2的第二时钟脉冲；

延迟步骤，对所述第二时钟脉冲进行延迟，以产生第三时钟脉冲；以及

保持步骤，根据所述第三时钟脉冲，保持所述切换步骤的输出。

如上所述，根据本发明的第三方面，根据与水平同步信号同步的水平同步脉冲检测垂直同步周期。根据在检测垂直同步周期内是否存在实际输入的垂直同步信号的垂直同步，选择实际垂直同步信号和自产生的脉冲信号之一组成垂直同步脉冲。因此，即使实际没有输入垂直同步信号，也可以产生与垂直同步信号同步的垂直同步脉冲。

根据本发明的第四方面，所述水平同步脉冲发生步骤包含：分频步骤，把所述第一时钟脉冲分成1/n，产生所述水平同步脉冲；以及

相位比较步骤，检测所述水平同步脉冲与所述水平同步信号之间相位差，此相位差用于控制产生第一时钟脉冲；

此外，所述计数步骤对周期与所述水平同步信号的周期相同的所述水平同步脉冲的脉冲进行计数。

附图概述

图1是根据本发明实施例的同步信号发生器的结构框图。

图2是图1所示的同步信号的工作时序图。

图3是图1所示的同步信号的另一种工作时序图。

图4是传统的同步信号发生器的结构框图。

图5是图4所示的同步信号发生器的工作时序图。

本发明的实施方式

现在参照图1描述根据本发明实施例的同步信号发生器的结构。然后参照图2和3详细描述同步信号发生器的工作情况。

如图1所示，本实施例的同步信号发生器SSGp具有第一输入端Pih、第二输入端Piv、相位比较器2、压控振荡器(VCO)3、第一分频器、第二分频器5、计数器8R、脉冲发生器9R、延迟单元12、切换信号发生器13、切换单元14、保持单元15、第一输出端Pohp和第二输出端Povp。

输入端Pih和输入端Piv连接到外部视频信号源(未图示)，分别接收包含在视频信号中的水平同步信号Hsync和垂直同步信号Vsync的输入。第一分频器4产生频率为输入频率1/n的输出波，第二分频器5产生频率为输入频率2/n的输出波。也就是说，第一分频器4和第二分频器5的对频率的分割率分别为1/n和2/n。在本例中，n设置成32，所以分频器4的对频率的分割率为1/32，分频器5的对频率的分割率为1/16。无需说明，n的值并不限于32。

相位比较器2、压控振荡器3和第一分频器4彼此连接形成PLL电路20。压控振荡器3根据从相位比较器2输入的电压产生指定频率F(周期P＝1/F)的第一时钟脉冲Sck1。第一分频器4把从压控振荡器3输入的时钟脉冲Sck1的周期分成1/32，以向相位比较器2和输出端Pohp输出频率为F*32(周期H＝1/(F*32))的时钟脉冲，作为水平同步脉冲Hd。相位比较器2产生控制电压Vc，该控制电压Vc对应于从输入端Pih输入的水平同步信号Hsync与从分频器4输入的水平同步脉冲Hd之间的相位差，并向压控振荡器3输出控制电压Vc。

压控振荡器3根据控制电压Vc产生周期P为1/F的时钟脉冲Sck1，并与水平同步信号Hsync同步。因此，第一分频器4分割第一时钟脉冲Sck1产生的水平同步脉冲Hd与水平同步信号Hsync同步，并锁定到水平同步信号Hsync上。

第二分频器5连接到PLL电压20中的压控振荡器3上，接收第一时钟脉冲Sck1的输入。分频器5把第一时钟脉冲Sck1的周期分割成1/16，产生周期为H/2的第二时钟脉冲Sck2，并输出给延迟单元12。

从第二分频器5输出的时钟脉冲Sck2的周期被设置成H/2，即，因为以下原因，其频率为水平同步信号Hsync的两倍。例如，在NTSC制式的情况下，两场内的扫描线数为整数值525，在奇偶场内以相同时序产生垂直同步脉冲Vd需要能计数262.5H＝525.(H/2)。也就是说，把周期设置成H/2是有利的。

延迟单元12连接到分频器5上，把进入的时钟脉冲Sck2延迟一指定时间δ，产生延迟的时钟脉冲Sck2d。

计数器8R连接到PLL电路20中的第一分频器4上，接收水平同步脉冲Hd的输入。计数器8R对水平同步脉冲Hd的脉冲进行计数，产生指示计数值N的计数信号Sn。计数器8R还连接到保持单元15(后述)上，接收垂直同步脉冲VdR的输入。计数器8R被构成当为水平同步脉冲Hd提供的垂直同步脉冲VdR为低电平时，把计数值N复位。复位后，计数器8R继续根据第一分频器4的输出脉冲Hd从复位值进行计数。

脉冲发生器9R连接到计数器8R上，接收计数信号Sn的输入。脉冲发生器9R产生脉冲信号Sq，它仅在计数器8R的计数值N比对应于一个垂直同步周期的计数值大一个计数点的周期上，即，在计数值为Nv+1的周期上为低电平，在其余的周期上为高电平。

切换信号发生器13连接到计数器8R上，根据输入的计数信号Sn产生二进制标志信号Sc；在从计数值N到达对应于一个垂直同步周期的计数值前不久(在本例中为Nv-1)至计数值为Nv的时间周期上，标志信号Sc为低电平，在其余时间周期上为高电平。

切换单元14连接到切换信号发生器13上，接收标志信号Sc的输入，还连接到脉冲发生器9R上，接收脉冲信号Sq的输入。切换单元14还连接到输入端Piv上，以接收垂直同步信号Vsync的输入。通常，当标志信号Sc为高电平时，切换单元14选择脉冲发生器9R的输出或脉冲信号Sq，并把其作为垂直脉冲信号Sd输出。当切换信号Sc为低电平时，它选择来自输入端Piv的垂直同步信号Vsync，并把它作为垂直同步信号Sd输出。如上所述，切换单元14根据从切换信号发生器13输出的标志信号Sc有选择地输出脉冲信号Sq和垂直同步信号Vsync，组成垂直脉冲信号Sd。在这种理解中，标志信号Sc为切换信号，在脉冲信号Sq与垂直同步信号Vsync之间进行切换，选择两个单元信号，组成垂直脉冲信号Sd。

保持单元15连接到延迟单元12上，以接收延迟时钟脉冲Sck2d的输入，还连接到切换单元14上，以接收组合垂直脉冲信号Sd的输入。保持单元15响应于延迟时钟脉冲Sck2d对垂直脉冲信号Sd取样和保持，并把它作为垂直同步脉冲VdR输出。这样，根据计数器8R提供的计算与水平同步信号Hsync同步的水平同步脉冲Hd的计数值以另一种方式选择脉冲发生器9R产生的脉冲信号Sq和原始垂直同步信号Vsync，以产生与水平同步脉冲Hd(或水平同步信号Hsync)和垂直同步信号Vsync同步的垂直同步脉冲VdR。

下面参照图2所示的时序图描述上述同步信号发生器SSGp的工作。在该图中，横坐标显示了经过的时间，纵坐标显示水平同步信号Hsync、水平同步脉冲Hd、时钟脉冲Sck2、延迟时钟脉冲Sck2d、垂直同步信号Vsync、切换信号Sc、脉冲信号Sq、垂直脉冲信号Sd、垂直同步脉冲VdR和计数值N沿时间轴t的时间点的情况。

水平同步信号Hsync在时间t1、t3、t6和t8上更新。这些时间之间的每个周期对应于一个水平同步周期H。

如上所述，由于水平同步脉冲Hd的周期与水平同步信号Hsync同步并锁定，所以，它在时间t1、t3、t6和t8上被更新。

如上所述，时钟脉冲Sck2的周期为H/2，因此，它在时间t1、t2、t3、t5、t6、t7、t8和t10上被更新。这些时间之间的每个周期或时钟脉冲Sck2的周期对应于一个水平同步周期H的半个周期H/2。

由于在时钟脉冲Sck2之后，延迟时钟脉冲Sck2d被延迟了时间δ，所以它在时间t1d、t2d、t3d、t5d、t6d、t7d、t8d和t10d上被更新，并在时间t1、t2、t3、t5、t6、t7、t8和t10之后分别被延迟了时间δ。为了简化起见图2仅显示了时间t1d、t3d和t6d。

在本例中，垂直同步信号Vsync的一个垂直同步周期在时间t4上结束。垂直同步信号Vsync的相位在时间t4上改变，该时间t4是在水平同步信号Hsync的相位改变的时间t3后延迟一指定时间τ的时间。也就是说，垂直同步信号Vsync和水平同步信号Hsync的相位偏移了时间τ。由于视频信号在传输路径上行进要经历的各种因素、输入的切换因素等，该相位偏移是不可避免的。

如上所述，当在低电平上为水平同步脉冲Hd提供垂直同步脉冲VdR时，计数器8R的计数值被复位，因此，计数值N在时间t6上被从Nv复位至零。因而，计数值N在时间t1、t3和t8上与时间t6前后的水平同步脉冲Hd的脉冲周期同步地增加。

如上所述，切换信号Sc或切换信号发生器13的输出在计数器8的计数值N到达对应于一个垂直同步周期的计数值Nv之前不久的计数值Nvp(在本例中Nvp＝nv-1)的时间t1与计数值N被复位的时间t6之间的时间周期上为低电平，在其余的时间周期上为高电平。

如上所述，在计数器8R的切换信号Sc处于低电平时，切换单元14进行切换，以从输入端选择并输出垂直同步信号Vsync，在其余时间周期上选择和输出切换信号Sc。因此，在时间t1与切换信号Sc处于低电平的时间t6之间的时间周期内，它产生垂直同步信号Vsync波形的垂直脉冲信号Sd，在时间t6之后，它产生具有脉冲信号Sq的波形的垂直脉冲信号Sd。

这样，当(在时间t4)输入垂直同步信号Vsync或输入端Piv的输出，并且切换单元14选择垂直同步信号Vsync时，垂直同步信号Vsync通过切换单元14进入到保持单元15，作为垂直脉冲信号Sd。

当把延迟单元12的延迟时钟脉冲Sck2d在时间t3d输出到保持单元15时，保持单元15对由低电平的输入垂直同步信号Vsync分量组成的信号Sd进行取样并保持，然后输出低电平的垂直同步脉冲VdR。

当第一分频器4在时间t6把时钟Hd输出到计数器8，并且垂直同步脉冲VdR处于低电平时，计数值被复位到零。响应于计数值N的变化，切换信号发生器13把切换信号Sc从低电平改变成高电平。

切换单元14接收了该高电平切换信号Sc后，选择高电平脉冲信号Sq而不选择低电平垂直同步信号Vsync，然后把它作为垂直脉冲信号Sd输出。

在时间t6，计数器8R被复位，其计数值N没有到达Nv+1，因此，脉冲发生器9的脉冲信号Sq保持为高电平。该高电平脉冲信号Sq通过切换单元14输入到保持单元15。

在时间t6d，延迟单元12的延迟时钟脉冲Sck2d输入到保持单元15，然后保持单元15对高电平脉冲信号Sq进行取样并保持，然后把它作为垂直同步脉冲VdR输出。

也就是说，对于保持单元15输出的垂直同步脉冲VdR来说，处于低电平的其垂直同步周期总是固定，并等于延迟单元12输出的延迟时钟脉冲Sck2d(H/2)的周期的两倍(H)。而且，垂直同步脉冲VdR的相位总是相对于水平同步脉冲Hd的相位偏移指定的时间δ，它是稳定的，不会受到输入水平同步信号Hsync的相位偏移时间τ的影响。

而且，由于计数器8R对水平同步周期为H的脉冲Hd进行计数，所以其计数值可以是传统同步信号发生器中用于对周期为H/2的时钟脉冲进行计数的计数器的计数值的1/2。

已参照图2描述了本发明的实施例的同步信号发生器用切换单元14输入垂直同步信号Vsync，以从输入端Piv选择输入的工作情况。

下面，参照图3描述同步信号发生器SSGp在由于噪声、频道变换等引起垂直同步信号Vsync丢失以及虽然切换单元14正从输入端Piv选择输出但并没有输入垂直同步信号Vsync的情况下的工作情况。在图3中，与图2相似，横坐标了经过的时间t，纵坐标显示了同步信号发器在沿时间轴t的时间点上的各种信号的情况。

请注意，在图3所示的例子中，在传输路径上丢失了垂直同步信号Vsync，在时间t4上没有为同步信号发生器SSGp提供垂直同步，这种缺失直到时间t9才解决。因此，垂直同步信号Vsync在原来应当更新的时间t4上没有被更新，但它仍保持在高电平。而且，在下一个原来应当从低电平改变成高电平的更新时间t9，垂直同步信号Vsync从高电平更新到低电平。

也就是说，在计数器8R的计数值N为Nv-1和Nv的时间周期内，切换信号发生器13输出低电平的切换信号Sc。然而，虽然切换单元14正选择从输入端Piv输出，但并没有输入垂直同步信号Vsync，因此，切换单元14的输出信号Sd仍保持在高电平，垂直同步脉冲VdR或保持单元15的输出也处于高电平，计数器8R不复位。

在时间t6，把脉冲Hd提供给计数器8，其计数值到达Nv+1，然后脉冲发生器9输出低电平的脉冲信号Sq，停止从切换信号发生器13输出切换信号Sc，切换单元14选择脉冲发生器9的输出信号Sq。

因此，把脉冲发生器9的低电平脉冲Sq通过切换单元14输入到保持单元15。因而，当在时间t6d输入延迟单元12的延迟脉冲Sck2d时，保持单元15输出低电平的垂直同步脉冲VdR。

当在时间t8，从第一分频器4向计数器8R输入水平同步脉冲Hd，并且保持单元15的输出为低电平时，把计数值N复位。因而，脉冲发生器9的输出Sq变为高电平，把该高电平脉冲Sq通过切换单元14输入到保持单元15。然后，在时间t8d，把延迟单元12的延迟时钟脉冲Sck2d输入到保持单元15。从而保持单元15输出高电平的垂直同步脉冲VdR。

这样，即使，垂直同步信号Vsync偶然丢失，仍然可以产生其相位相对于水平同步脉冲Hd延迟指定时间δ的垂直同步脉冲VdR。虽然在对应于计数器8R的计数值Nv的原始垂直同步周期之后把该同同步脉冲VdR延迟了水平同步脉冲Hd的一个脉冲(1H)，但时该延迟是一个可忽略的值。而且，这种延迟并不经常发生。因此，可以保证避免不能驱动显示装置的麻烦。

如上所述，仅当输入垂直同步信号具有指定范围的垂直同步周期时，本发明的同步信号发生器才输出与垂直同步信号同步的垂直同步脉冲。当输入垂直同步信号不具有指定范围的垂直同步周期时，本发明的同步信号发生器本身产生具有指定垂直同步周期的垂直同步脉冲，以保持输入水平同步信号和所述垂直同步脉冲的相位保持恒定。这提供了一个相位相对于水平同步信号稳定的垂直同步脉冲，并且计数器的值也较小。

工业应用性

本发明可以用于同步信号发生器，用于以低成本，甚至在输入视频信号的同步信号分量由于传输路径的作用而发生变化以及在诸如计算机显示器、电视接收机等的视频显示设备中切换时，产生稳定的同步信号。

Claims (4)

1、一种同步信号发生器，用于根据输入视频信号中的水平同步信号(Hsync)产生与输入视频信号中的垂直同步信号同步的垂直同步脉冲，包含：

PLL电路(20)，产生第一时钟脉冲(Sck1)，并产生周期是所述水平同步信号(Hsync)的1/n的并与所述水平同步信号(Hsync)同步的水平同步脉冲(Hd)，n为整数；

计数装置(8R)，对所述水平同步脉冲(Hd)进行计数，产生计数信号(Sn)，当为水平同步脉冲(Hd)提供低电平的垂直同步脉冲时，所述计数装置被复位；

脉冲发生器(9R)，根据所述计数装置(8R)输出的计数信号(Sn)，检测具有垂直同步周期的所述输入垂直同步信号的周期，输出脉冲信号(Sq)；

切换信号发生器(13)，根据所述计数装置(8R)的计数信号(Sn)输出所述输入垂直同步信号与所述垂直同步脉冲之间的切换信号(Sc)；

切换装置(14)，在所述切换信号发生器(13)的控制下，选择所述输入垂直同步信号(Vsync)与所述垂直同步脉冲(Sq)之一输出；

分频装置(5)，把所述第一时钟脉冲(Sck1)分割成2/n，以产生周期等于所述第一时钟脉冲周期的1/2的第二时钟脉冲(Sck2)；

延迟装置(12)，对所述第二时钟脉冲(Sck2)进行延迟，以产生第三时钟脉冲(Sck2d)；以及

保持装置(15)，根据所述第三时钟脉冲(Sck2d)，保持所述切换装置(14)的输出。

2、如权利要求1所述的同步信号发生器，其特征在于，所述PLL电路(20)包含：

分频器(4)，把所述第一时钟脉冲(Sck1)分成1/n，产生所述水平同步脉冲(Hd)；

压控振荡器(3)，以及

相位比较装置(2)，检测所述水平同步脉冲(Hd)与所述水平同步信号(Hsync)之间相位差，以控制所述压控振荡器(3)产生第一时钟脉冲。

3、一种同步信号发生方法，用于根据输入视频信号中的水平同步信号(Hsync)产生与输入视频信号中的垂直同步信号同步的垂直同步脉冲，包含：

水平同步脉冲(Hd)发生步骤，产生第一时钟脉冲(Sck1)，并产生周期是所述水平同步信号(Hsync)的1/n的并与所述水平同步信号(Hsync)同步的水平同步脉冲(Hd)，n为整数；

计数步骤，对所述水平同步脉冲(Hd)进行计数，产生计数信号(Sn)，当为水平同步脉冲(Hd)提供低电平的垂直同步脉冲时，所述计数步骤被复位；

脉冲发生步骤，根据所述计数信号(Sn)，检测具有垂直同步周期的所述输入垂直同步信号的周期，输出脉冲信号(Sq)；

切换信号发生步骤，根据所述的计数信号(Sn)输出所述输入垂直同步信号与所述垂直同步脉冲之间的切换信号(Sc)；

切换步骤，在所述切换信号(Sc)的控制下，选择所述输入垂直同步信号(Vsync)与所述垂直同步脉冲(Sq)之一输出；

分频步骤，把所述第一时钟脉冲(Sck1)分割成2/n，以产生周期等于所述第一时钟脉冲周期的1/2的第二时钟脉冲(Sck2)；

延迟步骤，对所述第二时钟脉冲(Sck2)进行延迟，以产生第三时钟脉冲(Sck2d)；以及

保持步骤，根据所述第三时钟脉冲(Sck2d)，保持所述切换步骤的输出。

4、如权利要求3所述的同步信号发生方法，其特征在于，所述水平同步脉冲(Hd)发生步骤包含：

分频步骤，把所述第一时钟脉冲(Sck1)分成1/n，产生所述水平同步脉冲(Hd)；以及

相位比较步骤，检测所述水平同步脉冲(Hd)与所述水平同步信号(Hsync)之间相位差，此相位差用于控制产生第一时钟脉冲。

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