JP2008009259A - 画像表示装置及びクロック位相調整方法 - Google Patents

Abstract

【課題】再生ドットクロックの位相を高速に自動調整する画像表示装置を提供する。
【解決手段】表示画像の水平方向の表示周期を示す水平同期信号よりも高い一定の周波数で信号レベルが変化するアナログ映像信号を、再生ドットクロックに基づいてサンプリングしてデジタル映像信号に変換するＡ／Ｄ変換器１と、水平同期信号に同期したクロックを生成し、該クロックの位相を、設定された遅延量に従って遅延させ、該遅延クロックを再生ドットクロックとしてＡ／Ｄ変換器１に供給するクロック調整回路４と、Ａ／Ｄ変換されたデジタル映像信号によって表示される、上記表示画像の領域を、水平方向の表示ラインからなる複数の画像領域に分割し、画像領域毎に遅延量を設定する制御部と、画像領域毎に、表示ラインの、隣接する信号レベル間の差分データを絶対値化して累積加算し、該累積加算値が最も大きな画像領域の遅延量を最適遅延量と判断する遅延量評価回路３と、を有する。
【選択図】図１

Description

本発明は、液晶パネルディスプレイ、プラズマディスプレイ、ＥＬディスプレイ等に代表される格子状の表示素子を利用した画像表示装置に関し、特に、ＲＧＢ映像信号やデジタルハイビジョン映像などの映像信号を出力する映像信号源と接続される画像表示装置に関する。

液晶パネル等の格子状の表示素子を利用した画像表示装置が知られている。この種の画像表示装置は、パーソナルコンピュータ（以下、パソコンと略す）やワークステーション等の映像信号源と接続され、映像信号源から供給される映像信号に基づく画像を表示することが可能である。

映像信号源は、表示画像の水平方向の表示周期を示す水平同期信号よりも高い一定の周波数（以下、ドットクロックと記す）で信号レベルが変化する映像信号を画像表示装置に供給する。画像表示装置側では、映像信号源側のドットクロックと同じ周波数のドットクロックを再生し、その再生したドットクロックに基づいて、映像信号源からの映像信号に基づく画像表示を行う。ここでは、画像表示装置側で再生するドットクロックを再生ドットクロックと呼ぶ。画像表示装置は、ＰＬＬ(Phase Locked Loop)回路を備えており、このＰＬＬ回路の分周器の分周比を変更することによって、映像信号源から供給される映像信号の水平同期信号の整数倍となるように、再生ドットクロックの周波数を調整することができる。

映像信号源側のドットクロック周波数（あるいは分周比）が判明している場合は、それに従ってＰＬＬ回路の分周比を設定することで、再生ドットクロックの周波数を正確に映像信号源側のドットクロックに合わせることが可能である。しかし、入力映像信号がアナログ信号である場合、映像信号源から画像表示装置に供給されるドットクロックに関する情報は、何もなく、タイミング情報としては水平同期信号及び垂直同期信号のみである。この場合は、画像表示装置側で、映像信号源側のドットクロック周波数（あるいは分周比）をあらかじめ取得することができないため、ＰＬＬ回路の分周器の分周比が正しく設定されるという保証がない。分周比が正しく設定されない場合は、再生ドットクロックの周波数が映像信号源側のドットクロックの周波数と一致しないため、映像信号を取込むための再生ドットクロックと映像信号の間にズレが生じ、その結果、画像を正しく表示することができなくなる。使用者自身が、画像表示装置に設けられている調整機能を使用して、表示画像を見ながら、再生ドットクロックの周波数を調整することもできるが、このような手動による再生ドットクロックの周波数調整は、使用者にとって非常に煩わしい。

そこで、再生ドットクロックの周波数を自動的に調整することのできる装置が提案されている。

特許文献１には、映像信号源からの入力映像信号（アナログ）をデジタル信号に変換するＡ／Ｄ変換器と、入力映像信号の水平同期信号に同期したクロックを生成するＰＬＬ回路と、入力映像信号のドットクロックと異なるサンプリングクロックでＡ／Ｄ変換した際に生じる折返し周波数成分を検出する周波数解析手段と、周波数解析手段で検出した折返し周波数成分に応じてＰＬＬ回路の分周比を設定する分周比設定回路とを備えるドットクロック再生装置が記載されている。このドットクロック再生装置によれば、折返し周波数成分が最小になるように再生ドットクロックの周波数が自動調整されるので、手動による周波数調整は必要ない。

また、再生ドットクロックの周波数を自動調整する方法としては、特許文献１に開示されている技術の他に以下のような技術も知られている。

アナログ映像信号信号（ＲＧＢ）と同時に供給される水平同期信号の周波数を測定し、１フレーム間のライン数を数える。水平同期信号の周波数と１フレーム間のライン数からテーブルを参照して、アナログ映像信号の水平解像度やドットクロックの周波数を推定し、アナログ映像信号の水平表示幅Ｅと分周比ｎを暫定的に設定する。次に、実際に取り込んだ映像信号の水平表示幅Ｗを求める。Ｗ＜Ｅ、または、Ｗ＞Ｅのときは、新たな分周比ｎ’を［ｎ’＝ｎ×Ｅ／Ｗ］により求め、次のフレームで同様の測定をする。Ｗ＝Ｅのときは、再生ドットクロックの周波数が正確に調整されたと判定し、自動調整を終了する（特許文献２参照）。
特許第3487119号公報 米国特許第5767916号明細書

しかしながら、再生ドットクロックの周波数を正しく調整することができたとしても、映像信号と再生ドットクロックの位相が正しく調整されていない場合には、表示画像にゆらぎやちらつきが生じる。以下に、この問題を具体的に説明する。

ＰＬＬ回路で生成される再生ドットクロックに時間軸上のゆらぎ（ジッタ）が発生する。ジッタは、ＰＬＬ回路のループフィルタ等の時定数回路で決定される。一般に、ジッタと応答速度はトレードオフの関係にあるため、ジッタをゼロにすることは困難である。このように再生ドットクロックには、必ずジッタが発生するため、再生ドットクロックの周波数が映像信号源側のドットクロックの周波数と一致しても、再生ドットクロックの位相が正しくなければ、画像を安定して表示させることは困難である。その理由を、以下に具体的に説明する。

図１１に、入力映像信号と再生ドットクロックの位相関係が正しく調整されている状態を示し、図１２に、両位相関係にズレが生じている状態を示す。図１１及び図１２に示す映像信号は、画面上に表示される１つのラインの一部における映像信号であって、映像信号源側のドットクロックに従って信号レベルが変化する。図１１及び図１２の例では、ｎ番目の信号３２、ｎ＋１番目の信号３４、ｎ＋２番目の信号３５、といったように、信号レベルの異なる信号が連続している。信号３２、３４、３５の各信号の間には、レベルが徐々に変化する変化点３３が存在する。

再生ドットクロック３０は、入力の水平同期信号のたとえば立下りエッジにおいて位相が一致しており、その周波数は水平同期信号の整数倍（すなわち分周比）である。水平同期信号のエッジ以降は、位相比較を行うことができず、それ以降の再生ドットクロックの立ち上がりエッジ部分にはジッタと呼ばれる時間軸上のゆらぎが発生する。再生ドットクロックの立ち上がりエッジは、ジッタ領域３１のどこかに存在するが、その場所は、ラインやフレームにより様々であるため特定することはできない。図１１の状態では、ジッタ領域３１は映像信号のレベルの安定した部分にあるため、立ち上がりエッジがジッタ領域３１のどこにあっても、正しく映像信号をサンプリングすることができる。一方、図１２の状態では、再生ドットクロックのジッタ領域３１が映像信号の変化点にあるため、あるラインではＮ番目の映像信号３２がサンプリングされ、あるラインではＮ＋１番目の映像信号３４がサンプリングされ、あるいは変化点３３がサンプリングされる、といったことになり、サンプリング画像が不定となる。映像信号と再生ドットクロックの間に位相ずれがある場合は、図１２に示すような状態となって、サンプリング画像が不定となるために、画質が劣化することになる。特に、画像の輪郭部では、位相ずれにより、ちらつきが発生してしまう。

上記位相の問題を解決する手法として、特許文献１には、Ａ／Ｄ変換した映像信号の、隣接するドット間のサンプル値の差分を取り、その差分値の絶対値を１フレーム間累積加算し、その累積加算値に基づいて、ＰＬＬ回路の出力クロックの位相を調整するようにしたドットクロック再生装置も記載されている。このドットクロック再生装置によれば、累積加算値が最小となるときの位相調整値を求め、その位相調整値から１／２周期ずらした位相調整値を最適値と推定するように、再生ドットクロックの位相が自動調整される。

しかしながら、特許文献１に記載のドットクロック再生装置においては、位相調整の評価を１フレーム毎に行っているために、位相調整の最適値を求めるためには、数フレーム〜数十フレーム以上に渡って評価を行う必要があり、処理に時間がかかる。

また、一般に、デジタル映像信号を映像信号源から受信する場合は、ＲＧＢの各デジタル映像信号および水平・垂直同期信号の他に、ドットクロックも一緒に映像信号源から供給される。したがって、ドットクロックの周波数が最適であることは保障されている。しかしながら、映像信号源と画像表示装置を接続するケーブルとして、規格外の非常に長いケーブルを使用した場合や、画像表示装置内部の部品配置（映像信号やドットクロックを伝送する信号線のパターン配置）が適切でない場合には、ドットクロックとデジタル映像信号の間に位相ずれを生じることがある。このように、デジタル映像信号においても、ドットクロックの位相が最適である保証がないため、上述したアナログ映像信号の場合と同様な、ドットクロックと映像信号の間の位相ずれによる画質劣化の問題を生じる場合がある。

本発明の目的は、上記問題を解決し、再生ドットクロックの位相を高速に自動的に調整することのできる画像表示装置を提供することにある。

上記目的を達成するため、第１の発明の画像表示装置は、表示画像の一定方向の表示周期を示す同期信号よりも周波数の高い一定のドットクロックで信号レベルが変化するアナログ映像信号を入力とし、該アナログ映像信号を、供給された再生ドットクロックに基づいてサンプリングしてデジタル映像信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器から出力される前記デジタル映像信号に基づいて表示される表示画像の少なくとも一部の領域を、前記一定方向の表示ラインにより区画される複数の画像領域に分割し、該分割画像領域毎に異なる遅延量を設定する制御部と、前記同期信号に同期したクロックを生成し、該クロックの位相を、前記分割画像領域毎に、前記制御部により設定された遅延量に従って遅延させ、該遅延させたクロックを前記再生ドットクロックとして出力するクロック調整回路と、前記分割画像領域毎に、該分割画像領域を構成する前記表示ラインについて、前記クロック調整回路から出力された前記再生ドットクロックに基づいて、隣接する前記信号レベル間の差分データを絶対値化し前記一定方向に累積加算する遅延量評価回路と、を有し、前記制御部は、前記累積加算値が最も大きな画像領域に設定されている遅延量を最適遅延量と判断する、ことを特徴とする。

映像信号と再生ドットクロックの間に位相ずれが生じ、ジッタの影響により、表示画像の画質が劣化する場合は、差分データの絶対値の累積加算値は小さくなる。一方、再生ドットクロックの位相が映像信号の位相にほぼ合っている場合は、差分データの絶対値の累積加算値は大きくなる。この場合、差分データの絶対値の累積加算値が最大となる遅延量を与えたときに、再生ドットクロックの位相が正しく調整されていることになる。第１の発明の画像表示装置では、差分データの絶対値の累積加算値が最大となる遅延量を最適遅延量と判断することで、映像信号と再生ドットクロックの間の位相ずれによる画質の劣化を抑制する。

また、第１の発明の画像表示装置によれば、１フレーム分（または１フィールド分）の画像の少なくとも一部の領域が複数の画像領域に分割され、各分割画像領域において、異なる遅延量で再生ドットクロックの位相評価が行われる。このように、１フレーム分（または１フィールド分）の表示画像において、複数の遅延量に対する再生ドットクロックの位相評価を行うことができるので、位相調整の最適値を、１フレーム分（または１フィールド分）の画像で求めることが可能である。

第２の発明の画像表示装置は、表示画像の一定方向の表示周期を示す同期信号よりも周波数の高い一定のドットクロックで信号レベルが変化するデジタル映像信号を入力とし、該デジタル映像信号に基づく画像が表示される画像表示装置であって、前記デジタル映像信号に基づいて表示される表示画像の少なくとも一部の領域を、前記一定方向の表示ラインにより区画される複数の画像領域に分割し、該分割画像領域毎に異なる遅延量を設定する制御部と、前記ドットクロックに同期したクロックを生成し、該クロックの位相を、前記分割画像領域毎に、前記制御部により設定された遅延量に従って遅延させ、該遅延させたクロックを再生ドットクロックとして出力するクロック調整回路と、前記分割画像領域毎に、該分割画像領域を構成する前記表示ラインについて、前記クロック調整回路から出力された前記再生ドットクロックに基づいて、隣接する前記信号レベル間の差分データを絶対値化し前記一定方向に累積加算する遅延量評価回路と、を有し、前記制御部は、前記累積加算値が最も大きな画像領域に設定されている遅延量を最適遅延量と判断することを特徴とする。

第２の発明の画像表示装置においても、第１の発明の画像表示装置と同様な作用により、再生ドットクロックのデジタル映像信号に対する位相調整の最適値を、１フレーム分（または１フィールド分）の画像で求めることが可能である。

本発明によれば、１フレーム分の画像の評価のみで最適な遅延量を決定することができるので、極めて高速に再生ドットクロックの位相調整を行うことができる。

次に、本発明の実施形態について図面を参照して説明する。

図１は、本発明の一実施形態である画像表示装置の概略構成を示すブロック図である。この画像表示装置は、液晶パネルディスプレイ、プラズマディスプレイ、ＥＬディスプレイ等に代表される格子状の表示素子を利用した表示デバイス（不図示）を備えており、この表示デバイスに外部から供給されたアナログ映像信号に基づく画像を表示させるための回路として、Ａ／Ｄ変換器１、映像信号処理回路２、遅延量評価回路３、クロック調整回路４、ＶＣＯ（voltage-controlled oscillator：電圧制御発振器）５、およびＣＰＵ（Central Processing Unit）７を有する。なお、図１には示されてないが、本実施形態の画像表示装置は、再生ドットクロックの周波数調整を行う機能も備えている。周波数調整機能は、既存の周波数調整機能であって、例えば、前述の特許文献２に記載された周波数調整を適用することが可能である。

Ａ／Ｄ変換器１は、パソコンやワークステーション等の映像信号源から供給されるアナログ映像信号（ＲＧＢ）を入力としており、入力アナログ映像信号（ＲＧＢ）をそれぞれ、クロック調整回路４から供給される再生ドットクロックに基づいてサンプリングしてデジタル信号に変換する。入力アナログ映像信号（ＲＧＢ）は、信号レベルが表示画像の水平方向の表示周期を示す水平同期信号よりも高い一定の周波数で変化する信号である。Ａ／Ｄ変換器１から出力されたデジタル映像信号（ＲＧＢ）は、映像信号処理回路２および遅延量評価回路３に供給されている。

映像信号処理回路２は、Ａ／Ｄ変換器１から供給されたデジタル映像信号（ＲＧＢ）に基づく画像を表示デバイスに表示させるために必要な処理を行う。映像信号処理回路２の出力は、表示デバイスを駆動する駆動回路（不図示）に供給されている。

ＣＰＵ６は、画像表示装置全体の制御を行う他、Ａ／Ｄ変換器１で変換されたデジタル映像信号に基づく表示画像（１フレーム分の画像）の少なくとも一部を複数の画像領域に分割し、分割画像領域毎に遅延量を設定する。分割画像領域は、複数の水平方向表示ラインからなる。水平方向表示ラインの表示周期は、映像信号源から供給される水平同期信号Ｈsyncによって決まる。各分割画像領域に設定される遅延量は、入力アナログ映像信号（ＲＧＢ）の位相に対して再生ドットクロックの位相を遅延させるための遅延量である。表示画像の分割数は、映像信号源から供給される垂直同期信号Ｖsyncとこの垂直同期信号Ｖsyncに同期したクロックV_CLKとの関係で決まる。クロックV_CLKは、垂直同期信号Ｖsyncによって決まる画像表示期間において複数のパルスが出力されようになっており、このパルスの数および間隔を制御することで、画像領域を分割する領域及び数を調整することができる。装置本体の入力部又はリモートコントローラ（リモコン）から入力に基づいて、ＣＰＵ６がクロックV_CLKのパルスの数および間隔（周波数）を変更することで、画像領域を分割する領域及び数を調整する。

ＶＣＯ５は、既存のものである。クロック調整回路４は、映像信号源から供給される水平同期信号Ｈsyncに同期したクロックをＶＣＯ５にて生成させる。また、クロック調整回路４は、ＣＰＵ６によって設定された各分割画像領域の遅延量に従って、ＶＣＯ５にて生成されたクロックの位相を遅延させ、該遅延させたクロックを再生ドットクロックとして出力する。このように各分割画像領域に設定された遅延量に従ってドットクロックを遅延させることで、再生ドットクロックの位相を、入力アナログ映像信号（ＲＧＢ）の位相に対して段階的に概ね１周期分ずらすことができるようになっている。クロック調整回路４から出力された再生クロックドットは、Ａ／Ｄ変換器１および遅延量評価回路３に供給される。また、クロック調整回路４は、遅延量評価回路３からＣＰＵ６を介して最適遅延量が供給されると、この最適遅延量に従って、ＶＣＯ５にて生成されるクロックの位相を遅延させる。

遅延量評価回路３は、ＣＰＵ６から供給されるＡ／Ｄ変換器１から供給されるデジタル映像信号について、ＣＰＵ６で設定した分割画像領域毎に、水平方向表示ラインの、隣接する信号レベル間の差分データ（隣接ドット間の差分データ）を累積加算し、該累積加算値が最も大きな画像領域に設定されている遅延量を最適遅延量と判定する。この最適遅延量の判定結果は、ＣＰＵ６を介してクロック調整回路４に供給される。

本実施形態の画像表示装置では、映像信号源から供給されるアナログ映像信号に基づく画像の表示を開始した場合、または、画像表示の開始後、装置本体又はリモコンに用意された特定のキーを押下した場合に、動作モードがクロックの自動調整モードに切り替わる。自動調整モードでは、まず、再生ドットクロックの周波数（又は分周比）の調整が行われる。そして、周波数の調整が終了した後、再生ドットクロックの位相調整が行われる。再生ドットクロックの周波数調整には、既存の方法、例えば特許文献２に記載の方法を適用することができる。この周波数調整は、発明の本質ではないので、その詳細な説明は省略する。

以下、遅延量評価回路３、クロック調整回路４およびＣＰＵ６による再生ドットクロックの位相調整について具体的に説明する。

図２に、クロック調整回路４の構成を示す。図２を参照すると、クロック調整回路４は、ＰＬＬよりなる位相比較器１５、チャージポンプ１１、分周器１２、遅延量調整回路１３、および出力用のバッファ１４から構成されている。

位相比較器１５は、映像信号源からの水平同期信号Ｈsyncおよび分周器１２の出力をそれぞれ入力としており、これら入力信号の位相を比較する。この位相比較器１５による位相比較結果は、チャージポンプ１１を介してＶＣＯ５に供給されている。

遅延量調整回路１３は、ＶＣＯ５から出力される再生ドットクロックの、入力アナログ映像信号（ＲＧＢ）の位相に対する遅延量を調整するものである。

図３に、遅延調整回路１３の一例を示す。この遅延調整回路１３は、直列に接続された複数の単位遅延素子１３０と、ＣＰＵ６からの選択信号に基づき、これら単位遅延素子１３０のうちから、ＣＰＵ６で設定した遅延量に応じた数の単位遅延素子を選択するセレクタ１３１とから構成される。ＣＰＵ６は、セレクタ１３１に対して、遅延調整回路１３における遅延量が分割画像領毎に設定した遅延量となるような選択信号を供給する。

図４に、遅延調整回路１３の他の例を示す。この遅延調整回路１３は、単位遅延素子１３２が直列に挿入された複数のラインをそれぞれ入力とするセレクタ１３３より構成される。各入力ラインは、挿入された単位遅延素子１３２の数によって決まる遅延量が単位遅延ずつ増加するようになっている。ＣＰＵ６は、セレクタ１３３に対して、分割画像領毎に設定した遅延量と対応する遅延量を与えることのできる入力ラインを選択する旨の選択信号をセレクタ１３３に供給する。セレクタ１３３は、ＣＰＵ６からの選択信号に従って入力ラインを選択する。

図３および図４に示した遅延調整回路１３はいずれも、ＣＰＵ６からの選択信号に基づいて、接続すべき単位遅延素子の数が決定される構成になっている。例えば、画像表示装置の最大受信可能周波数が１００ＭＨｚで、再生ドットクロックの周期が１０ｎＳｅｃである場合において、１周期を１０に分割する場合は、ＣＰＵ６は、再生ドットクロックの遅延量が１ｎＳｅｃとなるように、連結すべき単位遅延素子数を決定する。単位遅延素子の遅延量は、一般に、シリコンプロセスや電源電圧、動作温度に依存するが、現在では、周波数が１００ＭＨｚ程度の信号を受信する場合に、再生ドットクロックの位相を入力映像信号の位相に合わせるという目的を達成するために十分に小さな遅延量を実現することが可能である。遅延調整回路１３で遅延が施されたクロックは、バッファ１４に一旦格納された後、再生ドットクロックとしてＡ／Ｄ変換器１および遅延量評価回路３に供給される。

図５に、遅延量評価回路３の具体的な構成を示す。図５を参照すると、遅延量評価回路３は、ラッチ回路２０、減算器２１、絶対値回路２２、積算回路２３、遅延量評価用信号生成部２４、およびシフトレジスタ２５からなる。

遅延量評価用信号生成部２４は、Ａ／Ｄ変換器１から供給されたデジタル映像信号（ＲＧＢ）を所定の割合で加算して遅延量評価用信号２７を生成する。この例では、［Ｒ：Ｇ：Ｂ＝０．２５（１／４）：０．５（１／２）：０．１２５（１／８）］の割合で加算している。この割合は、人間の色に対する視感度のよい順に割合が多くなるように設定している。この割合によれば、主に視感度の高いデジタル映像信号（Ｇ）を用いて遅延量評価が行われることになるため、再生ドットクロックの位相調整を視感度の高いデジタル映像信号（Ｇ）に対して行うことができる。デジタル映像信号（Ｇ）は、デジタル映像信号（ＲＢ）に比べて、視感度が高い分、位相ずれによる画質劣化がより顕著に現れる。デジタル映像信号（Ｇ）の比率を高くすることで、より効果的に、位相ずれによる画質劣化を抑制することができる。このような視感度に応じた割合による映像信号の加算処理は、２のべき乗分の１の演算であるため、ビットシフトのみで構成することができるので、極めて容易に実現することができる。また、この場合は、遅延量評価信号は、元の映像信号の７／８に圧縮されるが、ダイナミックレンジをかせぐ等の必要があれば、遅延量評価信号が元の映像信号に対して増幅されるような割合に設定することも可能である。遅延量評価信号は、遅延量の評価にのみ使用するため、増幅によって飽和しても、映像信号の表示に支障はない。

遅延量評価用信号生成部２４で生成された遅延量評価用信号２７は、ラッチ回路２０および減算器２１の一方の入力に供給されている。ラッチ回路２０は、クロック調整回路４から供給される再生ドットクロックM_CLKにより動作するものであって、再生ドットクロックM_CLKにより決まるタイミングで遅延量評価用信号２７をラッチする。ラッチ回路２０の出力は、減算器２１の他方の入力に供給されている。

減算器２１は、遅延量評価用信号生成部２４から供給される遅延量評価用信号２７と、ラッチ回路２０の出力信号との差分をとる。減算器２１の出力は、絶対値回路２２を介して積算回路２３の一方の入力に供給されている。絶対値回路２２は、減算器２１から供給される信号の絶対値をとる。積算回路２３は、その出力が分岐されて他方の入力に帰還入力されており、またＣＰＵ６からのクロックV_CLKがリセット信号として供給されている。積算回路２３は、リセット信号が供給されるまで、絶対値回路２２の出力値と帰還入力値とを累積加算する。リセット信号が供給されると、積算回路２３は、保持している累積加算値をシフトレジスタ２５に出力するとともに、その累積加算値をゼロにする。

次に、遅延量評価回路３の動作原理について説明する。

遅延量評価用信号生成部２４から出力された遅延量評価用信号２７は、減算器２１の一方の入力に直接供給されるとともに、ラッチ回路２０を介して減算器２１の他方の入力に供給される。ラッチ回路２０は、入力された遅延量評価用信号２７に対して、クロック調整回路４から供給される再生ドットクロックM_CLKの１クロック分の遅延を与える。したがって、減算器２１の他方の入力に供給される遅延量評価用信号は、減算器２１の一方の入力に供給される遅延量評価用信号に対して、ラッチ回路２０により再生ドットクロックM_CLKの１クロック分の遅延を受ける。減算器２１は、遅延量評価用信号生成部２４から直接供給される遅延量評価用信号と、ラッチ回路２０によって再生ドットクロックM_CLKの１クロック分の遅延を受けた遅延量評価用信号との差分を示す差分データ２８を出力する。

再生ドットクロックM_CLKの位相が正しく調整されている場合（図１１の状態）は、遅延量評価信号２７の１クロック毎の変化量が大きいほど、差分データ２８の絶対値が大きくなり、反対に、遅延量評価用信号２７の１クロック毎の変化量が小さいほど、差分データ２８の絶対値は小さくなる。これは、位相が正しい状態の場合には、サンプリング時に、ジッタの影響を受けずに、常に映像信号を正しくサンプリングすることが可能なためである。遅延量評価用信号２７は、入力映像信号ＲＧＢのそれぞれを所定の割合で混合したものであり、映像信号と強い相関関係を有する。例えば、１ドット毎に白黒が反転するような映像信号が映像信号源から供給された場合には、差分データの絶対値は最大となる。

図６に、１ドット毎に白黒が反転する入力映像信号から取得した遅延量評価用信号と再生ドットクロックの位相関係を示す。この例は、再生ドットクロック３０の位相が正しく調整されている場合であって、ジッタ領域３１は遅延量評価用信号（Ｎ，Ｎ＋１，Ｎ＋２，Ｎ＋３，Ｎ＋４）の平坦部に存在している。「白」が「Ｒ＝Ｇ＝Ｂ＝２５５」で与えられ、「黒」が「Ｒ＝Ｇ＝Ｂ＝０」で与えられるとすると、Ｎ番目の遅延量評価用信号は「０」となり、Ｎ＋１番目の遅延量評価信号は、ビットシフト演算により小数点以下が切り捨てられて、「２５５／２＋２５５／４＋２５５／８＝２２１」となる。同様に、Ｎ＋２番目およびＮ＋４番目の遅延量評価信号はそれぞれ「０」になり、Ｎ＋３番目の遅延量評価信号は「２２１」となる。したがって、これら遅延量評価用信号の隣接する信号間の差分を取り、絶対値化すると、その値は常に２２１となる。つまり、１ドット毎に白黒が反転する映像信号のように、隣接する映像信号間（ドット間）のレベル変化が大きい（白から黒、黒から白への変化が最大となる）映像信号を受信した場合において、再生ドットクロックの位相が正しく調整されているときに、遅延量評価値は最大となる。

一方、再生ドットクロックM_CLKの位相が正しく調整されていない場合（図１２の状態）は、Ａ／Ｄ変換器１にて、再生ドットクロックの立ち上がりエッジでサンプリングを行う際に、立ち上がりエッジの位置によってその出力が変化してしまう。例えば、図１２の状態において、再生ドットクロックの最初の立ち上がりエッジがジッタ領域３１の最前部にある場合は、映像信号３２をサンプリングすることになるが、その立ち上がりエッジがジッタ領域３１の最後部にある場合は、映像信号３４をサンプリングすることになる。また、その立ち上がりエッジがジッタ領域３１の中間部にある場合は、変化点３３をサンプリングすることになり、Ａ／Ｄ変換器１の出力は、映像信号３２と３４の中間値となる。立ち上がりエッジは、ジッタ領域３１のどこかに存在するが、特定することはできない。したがって、１ドット毎に白黒が反転する映像信号が供給された場合、遅延量評価用信号は、図７に示すように、０から２２１の範囲のいずれかの値をとり、不定となる。もし再生ドットクロックの立ち上がりエッジの位置がジッタ領域の中でランダムに存在すると仮定すると、遅延量評価用信号は、０から２２１の範囲内のランダムな値になると考えられる。このような場合、隣接する遅延量評価用信号の差分を絶対値化して累積加算した値は、図６に示したような再生ドットクロックの位相が正しく調整されている場合における累積加算値の半分程度となると考えられる。実際には、再生ドットクロックの立ち上がりエッジは中間点を中心にある確率分布に従って存在するものと考えられるため、隣接する遅延量評価用信号の差分を絶対値化して累積加算することによって求めた遅延量評価値は、位相が正しい場合の半分以下になると考えられる。

実際は、白と黒が交互に現れる映像信号が供給されることは稀であるが、差分データの絶対値を累積加算した値に基づいて、再生ドットクロックの位相状態、すなわち遅延量調整回路で付加される遅延量を評価することができる。つまり、映像信号が高い周波数成分を含んでいるほど、遅延量評価回路の出力は大きくなり、また再生ドットクロックの立ち上がりエッジが映像信号の安定期間に位置するほど、遅延量評価回路の出力は大きくなる。通常の映像信号を受信した場合には、遅延量評価回路の出力である累積加算値が最大となる遅延量を選択することによって、再生ドットクロックの位相を最適に調整することが可能となる。

なお、全表示画面が一様な映像信号の場合は、累積加算値は、位相の状態によらず常に最小となる。このため、全表示画面が一様な映像信号が供給された場合には、再生ドットクロックの位相が正しく調整されない場合がある。この場合は、位相調整に向く表示画面の受信時に再度、クロックの自動調整モードに切り替えて位相の調整を行う。

次に、分割画像領域毎の遅延量の評価について具体的に説明する。

図８に、表示画像の分割画像領域（分割ライン）、分割画像領域毎の遅延量、垂直同期信号Ｖｓｙｎｃパルス、クロックV_CLKの関係を示す。図８において、破線で示す枠部は、映像信号のブランキング部を含む１フレーム分の映像データによる画像の表示範囲を表す。遅延量ｍは、再生ドットクロックの１周期の複数分の１に設定する。また、表示画像の分割数は、再生ドットクロックの１周期の分割数と同数に設定する。この例では、表示画像の分割数および１周期の分割数は、共に１／８に設定している。垂直同期信号Ｖsyncの立下りが、フレームの開始点である。

遅延量の評価は、遅延量「ｄｅｌａｙ＝０」〜「ｄｅｌａｙ＝７ｍ」が設定された分割画像領域のそれぞれについて得られる差分データの絶対値の累積加算値について行われる。

まず、１番目の画像領域（「ｄｅｌａｙ＝０」の分割画像領域）について、差分データの累積加算値を求める。この処理において、ＣＰＵ６は、遅延量調整回路１３の遅延量を「ｄｅｌａｙ＝１」にセットする。遅延量調整回路１３は、ＶＣＯ５から出力される再生ドットクロックに対して、遅延量「ｄｅｌａｙ＝０」を与える。遅延量「ｄｅｌａｙ＝０」を与えられた再生ドットクロックM_CLKは、Ａ／Ｄ変換器１および遅延評価回路３に供給される。

Ａ／Ｄ変換器１は、映像信号源から供給されるアナログ映像信号（ＲＧＢ）を、クロック調整回路４から供給される、遅延量「ｄｅｌａｙ＝０」を与えられた再生ドットクロックM_CLKに基づいてサンプリングすることにより、デジタル映像信号（ＲＧＢ）に変換する。デジタル映像信号（ＲＧＢ）は、映像信号処理回路２および遅延量評価回路３に供給される。

遅延量評価回路３では、遅延量評価用信号生成部２４が、Ａ／Ｄ変換器１から供給されるデジタル映像信号（ＲＧＢ）を所定の割合で加算して遅延量評価用信号２７を生成する。この生成された遅延量評価用信号２７は、加算器２１の一方の入力に直接供給されるとともに、ラッチ回路２０で、遅延量「ｄｅｌａｙ＝０」を与えられた再生ドットクロックM_CLKの１クロック分の遅延が与えられた後、加算器２１の他方の入力に供給される。加算器２１では、一方の入力に供給された第１の遅延量評価用信号と、他方の入力に供給された第２の遅延量評価用信号との差分をとる。第１の遅延量評価用信号と第２の遅延量評価用信号は、水平表示ラインにおける隣接するドットのデータ信号、例えば、図１１に示した映像信号の信号３２、３４に対応する。

加算器２１から出力された、第１の遅延量評価用信号と第２の遅延量評価用信号の差分データは、絶対値回路２２を介して積算回路２３に供給される。積算回路２３では、差分データ（絶対値）が入力されるたびに、その入力された差分データがそれまでに入力された差分データに加算される。

遅延量評価回路３において、図８に示したクロックV_CLKの最初のパルスが入力されるまで、第１の遅延量評価用信号と第２の遅延量評価用信号の差分データの累積加算を行う。クロックV_CLKの最初のパルスが供給されると、積算回路２３累積加算値がシフトレジスタ２５に供給されるとともに、積算回路２３の累積加算値がゼロクリアされる。

以上の動作により、１番目の画像領域の各水平表示ラインにおける隣接ドットの差分データ（絶対値）の累積加算値がレジスタ２５に格納される。

積算回路２３がゼロクリアされると、続いて、ＣＰＵ６が、遅延量調整回路１３の遅延量を「ｄｅｌａｙ＝ｍ」にセットする。これにより、再生ドットクロックの位相が１／８周期分だけずれる。この結果、遅延量評価回路３では、２番目の画像領域（「ｄｅｌａｙ＝１」の分割画像領域）について、同様に差分データの絶対値が累積加算されることになる。以降、遅延量が「ｄｅｌａｙ＝７ｍ」となるまで、ＣＰＵ６による遅延量調整回路１３の遅延量の設定および遅延量評価回路３による差分データの絶対値の累積加算処理が繰り返し行われる。

図９に、図８に示した各分割画像領域の遅延量のそれぞれの評価値（累積加算値）と再生ドットクロックの位相の相関を示す。縦軸は評価値、横軸は再生ドットクロックの遅延量を示す。再生ドットクロックの位相は、入力映像信号に対して１／８周期（４５°）単位で段階的にずれている。１フレーム分の評価が終了すると、ＣＰＵ６は、シフトレジスタ２５に格納された各分割画像領域の評価値（累積加算値）を取り出し、それらの最大値（図６の点４０）を求める。ＣＰＵ６は、この最大値を与えた遅延量が、再生ドットクロックの位相調整の最適値であると判断する。この最適値は、ＣＰＵ６からクロック調整回路４に供給される。これ以降、クロック調整回路４は、供給された最適値（遅延量）に基づいてＶＣＯ５からのクロックに対する遅延処理を行うこととなり、自動調整が終了する。

このように本実施形態の画像表示装置によれば、１フレーム分の画像の評価のみで最適な遅延量を決定することができるので、極めて高速に再生ドットクロックの位相調整を行うことができる。

なお、図１１に示すとおり、再生ドットクロックの位相の最適値には、多少の余裕がある。したがって、図９に示したグラフのサンプル点の間に真の最大値が存在しても、再生ドットクロックの自動調整動作には支障はない。図９の例では、位相２２５度の評価値（点４０）が最大となっているが、実際には、その前後の１８０度や２７０度の位相でも表示画面にちらつきは発生しないと考えられる。つまり、画像表示装置の対応可能な最大周波数の映像信号に応じて、再生ドットクロックの分割数及び画像領域の分割数を決めることができる。

（他の実施形態）
映像信号源からデジタル映像信号が供給される場合においても、映像信号源と画像表示装置を接続するケーブルとして、規格外の非常に長いケーブルを使用した場合や、画像表示装置内部の部品配置（映像信号やドットクロックを伝送する信号線のパターン配置）が適切でない場合には、ドットクロックとデジタル映像信号の間に位相ずれを生じることがある。映像信号源からデジタル映像信号が供給される形態においても、上述した実施形態の画像表示装置の構成を適用することで、ドットクロックの位相をデジタル映像信号の位相に合わせることができる。ここでは、アナログ映像信号およびデジタル映像信号の入力切替が可能で、入力された映像信号に対するドットクロックの位相調整が可能な画像表示装置について説明する。

図１０に、本発明の他の実施形態である画像表示装置に概略構成を示す。本実施形態の画像表示装置は、アナログ映像信号およびデジタル映像信号の両方について再生ドットクロックの位相調整を行うことが可能であって、図１に示した構成に加えて、受信回路７およびセレクタ８、９を備える。ここでは、Ａ／Ｄ変換器１にアナログ映像信号を供給する映像信号源をアナログ映像信号源とし、受信回路７にデジタル映像信号を供給する映像信号源をデジタル映像信号源とする。

受信回路７は、デジタル映像信号源からデジタル映像信号（ＲＧＢ）とともに水平・垂直同期信号およびドットクロックを受信し、受信したデジタル映像信号（ＲＧＢ）をセレクタ８に供給するとともに、受信したドットクロックをデジタルクロックD_CLKとしてセレクタ９に供給する。

セレクタ８は、Ａ／Ｄ変換器１から供給されるデジタル映像信号（ＲＧＢ）と、受信回路７から供給されるデジタル映像信号（ＲＧＢ）とをそれぞれ入力としており、これら入力を選択に切り替えて出力する。セレクタ８における入力切替は、ＣＰＵ６からの制御信号に基づいて行われる。

セレクタ９は、アナログ映像信号源から供給される水平同期信号と、受信回路７から供給されるデジタルクロックD_CLKとをそれぞれ入力としており、これら入力を選択に切り替えて出力する。セレクタ９における入力切替は、ＣＰＵ６からの制御信号に基づいて行われる。セレクタ９の出力は、クロック調整回路４に供給されている。

アナログ映像信号源からアナログ映像信号を受信した場合は、セレクタ８にて、Ａ／Ｄ変換器１から出力されたデジタル映像信号が選択され、セレクタ９にて、アナログ映像信号源から供給されたアナログ水平同期信号が選択される。この場合は、前述の実施形態と同様にして最適遅延量が決定される。

デジタル映像信号源からデジタル映像信号を受信した場合は、セレクタ８にて、受信回路７から供給されるデジタル映像信号が選択され、セレクタ９にて、受信回路７から供給されるデジタルクロックD_CLKが選択される。そして、クロック調整回路４および遅延量評価回路によって、最適遅延量が決定される。

以下、最適遅延量の決定処理について、具体的に説明する。

クロック調整回路４は、図２に示した構成と同じである。セレクタ９から出力されたデジタルクロックD_CLKは位相比較器１５に供給され、ＶＣＯ５にて、デジタルクロックD_CLKに同期したクロックが生成される。ＶＣＯ５で生成されたクロックは、遅延量調整回路１３にて遅延が与えられた後、バッファ１４を介して出力される。バッファ１４から出力されたクロックは、再生ドットクロックM_CLKとして遅延量評価回路３に供給される。

遅延量評価回路３は、図５に示した構成と同じである。遅延量評価用信号生成部２４は、セレクタ８から供給されたデジタル映像信号（ＲＧＢ）を所定の割合で加算して遅延量評価用信号２７を生成する。遅延量評価用信号２７は、減算器２１の一方の入力に直接供給されるとともに、ラッチ回路２０を介して減算器２１の一方の入力に供給される。減算器２１は、遅延量評価用信号生成部２４から直接供給される遅延量評価用信号と、ラッチ回路２０によって再生ドットクロックM_CLKの１クロック分の遅延を受けた遅延量評価用信号との差分を示す差分データ２８を出力する。減算器２１の出力は、絶対値回路２２を介して積算回路２３の一方の入力に供給される。積算回路２３は、リセット信号（クロックV_CLK）が供給されるまで、絶対値回路２２の出力値と帰還入力値とを累積加算する。リセット信号が供給されると、積算回路２３は、保持している累積加算値をシフトレジスタ２５に出力するとともに、その累積加算値をゼロにする。

この遅延量評価回路３による遅延量評価も、図８に示したような分割画像領域毎の累積加算値について行われる。そして、各分割画像領域の隣接ドットの差分データの累積加算値がレジスタ２５に格納される。１フレーム分の評価が終了すると、ＣＰＵ６が、シフトレジスタ２５に格納された各分割画像領域の評価値（累積加算値）を取り出し、それらの最大値を求める。ＣＰＵ６は、この最大値を与えた遅延量が、再生ドットクロックの位相調整の最適値であると判断する。この最適値は、ＣＰＵ６からクロック調整回路４に供給される。これ以降、クロック調整回路４は、供給された最適値（遅延量）に基づいてＶＣＯ５からのクロックに対する遅延処理を行うこととなり、自動調整が終了する。

以上のように、本実施形態の画像表示装置においては、アナログ映像信号源から供給されるアナログ映像信号を表示する場合、およびデジタル映像信号源から供給されるデジタル映像信号を表示する場合のそれぞれにおいて、再生ドットクロックの位相調整を行うことができる。

また、アナログ映像信号およびデジタル映像信号の各信号の位相調整において、クロック位相調整回路および遅延量評価回路は同じ回路を使用する。よって、回路規模の削減が可能となっている。

また、デジタル映像信号を受信する場合は、ある程度、再生ドットクロックの位相が正しい位置に調整されていると考えられる。例えば、規格外の接続コードを使用した場合で、再生ドットクロックとデジタル映像信号の間に位相ずれが生じた場合において、その位相ずれの大きさは、多くても１／４周期程度であると考えられる。したがって、デジタル映像信号を受信する場合は、１／４周期において位相を変化させて評価を行えばよく、アナログ映像信号を受信した時のように、１周期に渡って位相を変化させて評価を行う必要はない。この場合は、再生ドットクロックの位相をより細かい分解能で調整することが望ましい。

以上説明した各実施形態の画像表示装置は本発明の一例であり、その構成及び動作は、発明の趣旨を逸脱しない範囲で適宜に変更することができる。

例えば、再生ドットクロックの位相調整は、映像信号源から供給されるアナログ映像信号（またはデジタル映像信号）に基づく画像の表示を開始した場合、または、画像表示の開始後、装置本体又はリモコンに用意された特定のキーを押下した場合に、動作モードがクロックの自動調整モードに切り替わることで、１フレーム分の画像を用いて行われているが、これに代えて、毎フレームごとに、１フレーム分の画像を用いて再生ドットクロックの位相調整を行うようにしてもよい。このように毎フレーム位相調整を行うことで、温度ドリフト（装置内部の温度の変化による、内部クロック（ＶＣＯのクロック）の位相変動）による位相ずれの問題を回避することが可能となる。

さらに、１フレーム分の画像全体を複数の領域に分割し、各分割領域において、遅延量を変更させて位相評価を行っているが、本発明はこれに限定されるものではない。１フレーム（または１フィールド）分の画像の少なくとも一部を複数の領域に分割し、各分割領域において、遅延量を変更させて位相評価を行うようにしてもよい。

また、再生ドットクロックが単層の場合について説明したが、２層又はそれ以上に層展開された場合（Ａ／Ｄ変換器の動作周波数よりも高いドットクロックの信号を受信する場合）には、それぞれの層の再生ドットクロックについて本発明を適用することが可能である。具体的には、位相が１８０度異なる２つのクロックを使用する２層の場合は、それらクロックのそれぞれにおける位相を調整する。この場合は、各クロックについて、クロック調整回路および遅延量評価回路をそれぞれ設ける。

本発明の一実施形態である画像表示装置の概略構成を示すブロック図である。 図１に示すクロック調整回路の構成を示すブロック図である。 図２に示す遅延調整回路の一例を示すブロック図である。 図２に示す遅延調整回路の他の例を示すブロック図である。 図１に示す遅延量評価回路の構成を示すブロック図である。 １ドット毎に白黒が反転する入力映像信号から取得した遅延量評価用信号と再生ドットクロックの位相関係を説明するための図である。 １ドット毎に白黒が反転する映像信号が供給された場合の遅延量評価用信号を説明するための図である。 分割領域毎の遅延量の設定の仕方を説明するための図である。 図８に示す各画像領域の遅延量のそれぞれの評価値と再生ドットクロックの位相の相関を示す図である。 本発明の他の実施形態である画像表示装置に構成を示すブロック図である。 入力映像信号と再生ドットクロックの位相関係が正しく調整されている状態を説明するための図である。 入力映像信号と再生ドットクロックの位相関係にズレが生じている状態を説明するための図である。

符号の説明

１ Ａ／Ｄ変換器
２ 映像信号処理回路
３ 遅延量評価回路
４ クロック調整回路
５ ＶＣＯ
６ ＣＰＵ

Claims (9)

1. 表示画像の一定方向の表示周期を示す同期信号よりも周波数の高い一定のドットクロックで信号レベルが変化するアナログ映像信号を入力とし、該アナログ映像信号を、供給された再生ドットクロックに基づいてサンプリングしてデジタル映像信号に変換するＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器から出力される前記デジタル映像信号に基づいて表示される表示画像の少なくとも一部の領域を、前記一定方向の表示ラインにより区画される複数の画像領域に分割し、該分割画像領域毎に異なる遅延量を設定する制御部と、
   前記同期信号に同期したクロックを生成し、該クロックの位相を、前記分割画像領域毎に、前記制御部により設定された遅延量に従って遅延させ、該遅延させたクロックを前記再生ドットクロックとして出力するクロック調整回路と、
   前記分割画像領域毎に、該分割画像領域を構成する前記表示ラインについて、前記クロック調整回路から出力された前記再生ドットクロックに基づいて、隣接する前記信号レベル間の差分データを絶対値化し前記一定方向に累積加算する遅延量評価回路と、を有し、
   前記制御部は、前記累積加算値が最も大きな画像領域に設定されている遅延量を最適遅延量と判断する、ことを特徴とする画像表示装置。
2. 前記アナログ映像信号は、表示される画像の波長が異なる複数の色のアナログ映像信号を含み、
   前記遅延量評価回路は、前記Ａ／Ｄ変換器から出力される、前記複数の色のアナログ映像信号に対応する複数のデジタル映像信号を、所定の割合で加算して遅延量評価用信号を生成し、該遅延量評価用信号について、前記分割画像領域毎に前記差分データを累積加算する、請求項１に記載の画像表示装置。
3. 前記複数の色のアナログ映像信号のうち、視感度の高い色のアナログ映像信の割合が他の色のアナログ映像信号の割合より多い、請求項２に記載の画像表示装置。
4. 前記アナログ映像信号はフレーム単位に入力されており、
   前記制御部は、予め設定されたタイミングまたは任意に設定されたタイミングにおいて入力されたフレームについて、前記最適遅延量の判断を行う、請求項１に記載の画像表示装置。
5. 前記アナログ映像信号はフレーム単位に入力されており、
   前記制御部は、フレーム毎に、前記最適遅延量の判断を行う、請求項１に記載の画像表示装置。
6. 表示画像の一定方向の表示周期を示す同期信号よりも周波数の高い一定のドットクロックで信号レベルが変化するデジタル映像信号を入力とし、該デジタル映像信号に基づく画像が表示される画像表示装置であって、
   前記デジタル映像信号に基づいて表示される表示画像の少なくとも一部の領域を、前記一定方向の表示ラインにより区画される複数の画像領域に分割し、該分割画像領域毎に異なる遅延量を設定する制御部と、
   前記ドットクロックに同期したクロックを生成し、該クロックの位相を、前記分割画像領域毎に、前記制御部により設定された遅延量に従って遅延させ、該遅延させたクロックを再生ドットクロックとして出力するクロック調整回路と、
   前記分割画像領域毎に、該分割画像領域を構成する前記表示ラインについて、前記クロック調整回路から出力された前記再生ドットクロックに基づいて、隣接する前記信号レベル間の差分データを絶対値化し前記一定方向に累積加算する遅延量評価回路と、を有し、
   前記制御部は、前記累積加算値が最も大きな画像領域に設定されている遅延量を最適遅延量と判断する画像表示装置。
7. 表示画像の一定方向の表示周期を示す同期信号よりも周波数の高い一定のドットクロックで信号レベルが変化するアナログ映像信号を入力とし、該アナログ映像信号を、供給された再生ドットクロックに基づいてサンプリングしてデジタル映像信号に変換するＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器から出力される前記デジタル映像信号に基づいて表示される表示画像の少なくとも一部の領域を、前記一定方向の表示ラインにより区画される複数の画像領域に分割し、該分割画像領域毎に異なる遅延量を設定する制御部と、
   前記同期信号に同期したクロックを生成し、該クロックの位相を、前記分割画像領域毎に、前記制御部により設定された遅延量に従って遅延させ、該遅延させたクロックを前記再生ドットクロックとして出力するクロック調整回路と、
   前記分割画像領域毎に、該分割画像領域を構成する前記表示ラインについて、前記クロック調整回路から出力された前記再生ドットクロックに基づいて、隣接する前記信号レベル間の差分データを絶対値化し前記一定方向に累積加算する遅延量評価回路と、を有し、
   前記制御部は、前記累積加算値が最も大きな画像領域に設定されている遅延量を最適遅延量と判断する、ことを特徴とするドットクロック位相調整回路。
8. 表示画像の一定方向の表示周期を示す同期信号よりも周波数の高い一定のドットクロックで信号レベルが変化するアナログ映像信号を、供給された再生ドットクロックに基づいてサンプリングしてデジタル映像信号に変換し、
   前記デジタル映像信号に基づいて表示される表示画像の少なくとも一部の領域を、前記一定方向の表示ラインにより区画される複数の画像領域に分割し、該分割画像領域毎に異なる遅延量を設定し、
   前記同期信号に同期したクロックを生成し、該クロックの位相を、前記分割画像領域毎に、該領域に設定された遅延量に従って遅延させ、該遅延させたクロックを前記再生ドットクロックとして出力し、
   前記分割画像領域毎に、該分割画像領域を構成する前記表示ラインについて、前記再生ドットクロックに基づいて、隣接する前記信号レベル間の差分データを絶対値化し前記一定方向に累積加算し、
   前記累積加算値が最も大きな画像領域に設定されている遅延量を最適遅延量と判断するクロック位相調整方法。
9. 表示画像の一定方向の表示周期を示す同期信号よりも周波数の高い一定のドットクロックで信号レベルが変化するデジタル映像信号を入力とし、該デジタル映像信号に基づく画像が表示される画像表示方法であって、
   前記デジタル映像信号に基づいて表示される表示画像の少なくとも一部の領域を、前記一定方向の表示ラインにより区画される複数の画像領域に分割し、該分割画像領域毎に異なる遅延量を設定し、
   前記ドットクロックに同期したクロックを生成し、該クロックの位相を、前記分割画像領域毎に、前記制御部により設定された遅延量に従って遅延させ、該遅延させたクロックを再生ドットクロックとして出力し、
   前記分割画像領域毎に、該分割画像領域を構成する前記表示ラインについて、前記再生ドットクロックに基づいて、隣接する前記信号レベル間の差分データを絶対値化し前記一定方向に累積加算し、
   前記累積加算値が最も大きな画像領域に設定されている遅延量を最適遅延量と判断するクロック位相調整方法。

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