CN101097708B - 图像显示设备以及调整时钟相位的方法 - Google Patents

Abstract

一种图像显示设备，它具有A/D转换器，用于根据重放点时钟来对其信号电平以高于同步信号频率的频率上进行改变的模拟视频信号进行采样，并且将采样的模拟视频信号转换成数字视频信号；时钟调节电路，用于生成与同步信号相同步的时钟、根据设定的延迟来延迟时钟相位，并且将延迟时钟作为重放点时钟进行输出；控制器，根据转换的数字视频信号来将显示图像区域分割成由水平方向上的显示线限定的多个图像区域，并且为分割图像区域建立不同的延迟；以及延迟估计电路，用于将各个图像区域的显示线上的相邻信号电平之间的差分数据转换成绝对值，并且累积性地求和绝对值，从而生成累积和。控制器将为具有最大累积和的分割区域建立的延迟判断为最佳延迟。

Description

图像显示设备以及调整时钟相位的方法

相关申请的交叉参考

该申请具有2006年6月30日提交的日本专利申请第2006-181437号的优先权利，其内容因而以参考的形式融入到本申请中。

技术领域

本发明涉及使用了诸如液晶面板显示器、等离子显示器、EL显示器等网格状矩阵的显示元件的图像显示设备，更为确切地说，涉及待连接到用于输出诸如RGB视频信号和高分辨率视频信号等视频信号的视频信号源的图像显示设备。

背景技术

已知存在使用了诸如液晶面板显示器等网格状矩阵的显示元件的图像显示设备。

上述类型的图像显示设备连接到诸如个人计算机、工作站等类视频信号源，并且能够基于由视频信号源提供的视频信号来显示图像。

视频信号源为图像显示设备提供其信号电平以高于水平同步信号频率的恒定频率(下面称之为“点时钟”)进行改变的视频信号，该水平同步信号频率用以表示所显示图像的水平方向上的显示周期。图像显示设备产生与视频信号源中的点时钟具有相同频率的点时钟，并且基于所产生的点时钟来显示基于来自视频信号源的视频信号的图像。在图像显示设备中生成的点时钟被称为“重放点时钟”。图像显示设备具有PLL(锁相环)电路，通过改变PLL电路的分频器的频率分配比，可以调整重放点时钟的频率，以使其为来自视频信号源的视频信号的水平同步信号频率的整数倍。

如果已知视频信号源中的点时钟频率(或频率分配比)，通过根据已知点时钟频率来设置PLL电路的频率分配比，可以准确地将重放点时钟的频率均衡到视频信号源中的点时钟频率。

不过，如果输入的视频信号是模拟信号，则无法得到有关由视频信号源提供给图像显示设备的点时钟的信息，并且仅提供了水平同步信号和垂直同步信号来作为定时信息。由于图像显示设备事先无法获得视频信号源中的点时钟频率(或频率分配比)，因此无法保证PLL电路的分频器的频率分配比被设置为正确的值。如果频率分配比不被设置为正确的值，则由于重放点时钟的频率与视频信号源中的点时钟的频率不相一致，从而在用于捕获视频信号的重放点时钟和视频信号之间会出现偏差，结果无法正确地显示图像。

用户自己在察看所显示图像时，可以通过使用图像显示设备的调节功能来调节重放点时钟的频率。不过，对于用户来说，手动调节重放点时钟的频率是非常乏味和耗时的。

已经提出了一种设备，用于自动调节重放点时钟的频率。

日本专利申请第3487119号(这里称之为“专利文献1”)公开了一种点时钟生成设备，它具有A/D转换器，用于将来自视频信号源的输入视频信号(模拟信号)转换成数字信号；PLL电路，用于生成与输入视频信号的水平同步信号相同步的时钟；频率分析装置，用于检测当使用不同于输入视频信号的点时钟的采样时钟将输入视频信号转换成数字信号时所产生的混叠频率；以及频率分配比设置电路，用于根据由频率分析装置所检测的混叠频率来设置PLL电路的频率分配比。所公开的点时钟生成设备自动调节重放点时钟的频率，以便最小化混叠频率，而不需要进行手动频率调节。

除了专利文献1以外，在美国专利申请第5767916号(下面称之为“专利文献2”)中也公开了一种自动调节重放点时钟的过程。

根据专利文献2，对与模拟视频信号(RGB)同步提供的水平同步信号的频率进行了测量，并且对一帧期间的线条个数进行了计数。根据水平同步信号的频率和一帧期间的线条个数，使用一个表来估计模拟视频信号的水平分辨率和点时钟的频率，并且临时建立了模拟视频信号的水平显示间隔E和频率分配比n。然后，确定了实际捕获的视频信号的水平显示间隔W。如果W＜E或W＞E，则根据方程n’＝n×E/W确定了新的频率分配比n’，并且然后对于接下来的帧执行同样的测量。如果W＝E，则判断重放点时钟的频率被准确地调整，并且自动调整过程结束。

不过，即使当重放点时钟的频率被准确调整了，如果视频信号和重放点时钟的相位没有被合理调整，则显示图像会发生波动和闪烁。下面来具体讲述该问题。

由PLL电路生成的重放点时钟在时间轴上发生波动(抖动)。抖动是由诸如PLL电路的环滤波器等类时间恒定电路来确定的。由于在抖动和响应速度之间一般存在消涨关系，因此难以消除抖动。由于重放点时钟遭受必要的抖动，甚至在当重放点时钟的频率与视频信号源的点时钟频率一致时，因此如果重放点时钟的相位不正确时，则难以稳定地显示图像。下面来具体讲述该问题的原因。

附图的图1示出了其中输入视频信号和重放点时钟之间的相位关系被正确调节的方式，并且附图的图2示出了其中输入视频信号和重放点时钟彼此不同步的方式。图1和图2中所示的视频信号表示显示在显示屏上的一个线条的一部分，并且其信号电平根据视频信号源中的点时钟而变化。在图1和图2所示的例子中，视频信号包括一串具有不同信号电平的信号，例如，第n个信号32，第(n+1)个信号34，第(n+2)个信号35。电平逐渐改变的变化点33出现在信号32、34和35之间。

重放点时钟的相位与例如输入视频信号的水平同步信号的下降沿一致。重放点时钟的频率是由水平同步信号的整数倍(频率分配比)所表示的。从水平同步信号的下降沿至下一个下降沿无法进行相位比较。因此，重放点时钟的上升沿上出现时间轴上的波动，被称为抖动。在抖动区域31的某些地方出现重放点时钟的上升沿，但是其位置无法定位，因为它从线条到线条和从帧到帧地变化。

在图1中，由于重放点时钟的抖动区域31位于视频信号的稳定电平部分，因此不论抖动区域31中的上升沿的位置如何，都可以正确地采样视频信号。不过，在图2中，由于重放点时钟的抖动区域31位于视频信号的变化点，因此在一定线条上采样第n个信号，并且采样第(n+1)个信号34或在另一个线条上采样变化点33。结果，被采样的图像变得模糊。如果视频信号和重放点时钟彼此不同相，则出现图2中所示的例子，并且被采样图像变得模糊，导致显示图像质量下降。特别是，由于相位移动，在图像边沿发生闪烁。

为了解决上述问题，专利文献1公开了一种点时钟生成设备，用于确定被转换的数字视频信号中的调整点的采样值之差，累积求和一帧期间的差的绝对值，并且根据一帧期间差的绝对值的累积和来调节PLL电路的输出时钟的相位。当差的绝对值的累积和为最小值时，所公开的点时钟生成设备确定相位调节值，并且自动调节重放点时钟的相位，以便将作为从确定的相位调节值偏移1/2个周期的相位调节值估计为最优值。

不过，在专利文献1中公开的已公开点时钟生成设备估计每一帧的相位调整，并且因此需要耗时处理，因为它需要估计几帧至几十帧的相位调整，以便判断相位调整的最佳值。

一般地，当从视频信号源接收到数字视频信号时，信号源提供的不仅有R、G、B视频信号和水平、垂直同步信号，而且有点时钟。因此，可以保证点时钟的频率是最优的。不过，如果使用一个未达给定标准的很长电缆来将视频信号源和图像显示设备连接起来，或者如果图像设备中组件的布局，也就是用于发送视频信号和点时钟的信号线的模式不合适，则点时钟和数字视频信号可能彼此不同相。由于无法保证数字视频信号和点时钟彼此同相，因此由于数字视频信号和点时钟之间的相移，导致显示的图像质量退化，这与模拟视频信号的情况一样。

发明内容

本发明的目标是提出一种能够解决上述问题并且能够快速自动调节所重放点时钟相位的图像显示设备。

为了实现上述目标，根据本发明的第一方面提出了一种图像显示设备，包括：A/D转换器，对其提供了模拟视频信号，该信号电平以高于表示在所显示图像的给定方向上的显示周期的同步信号频率的恒定点时钟进行改变，该A/D转换器根据提供的重放点时钟来对模拟视频信号进行采样，并且将采样的模拟视频信号转换成数字视频信号；控制器，根据从A/D转换器输出的数字视频信号来将所显示图像的至少一个部分分割成由给定方向的显示线限定的多个图像区域，并且为分割图像区域建立不同的延迟；时钟调节电路，对于各个分割图像区域，生成与同步信号相同步的时钟，根据由控制器建立的延迟来延迟时钟相位，并且将延迟时钟作为重放点时钟进行输出；以及延迟估计电路，将相邻信号电平之间的差分数据转换成绝对值，并且相对于限定分割图像区域的显示线，根据由时钟调节电路输出的重放点时钟在给定方向上累积性地求和绝对值，从而生成累积和；其中控制器将相对于具有最大累积和的分割区域建立的延迟判断为最佳延迟。

如果视频信号和重放点时钟彼此不同相，并且所显示图像的质量由于抖动而发生退化，则差分数据的绝对值的累积和变得更小。如果视频信号和重放点时钟彼此基本同相位，则差分数据的绝对值的累积和变得更大。当给出了用于最大化差分数据绝对值的累积和的延迟时，重放点时钟的相位被正确调整。根据本发明第一方面的图像显示设备通过将用于最大化差分数据绝对值的累积和的延迟判断为最佳延迟，从而防止图像质量由于视频信号和重放点时钟之间相移而发生退化。

进而，在根据本发明第一方面的图像显示设备中，至少图像的一帧(一景)的一部分被分割成多个图像区域，并且重放点时钟的相位对于各个分割图像区域具有不同的延迟。由于重放点时钟的相位是相对于所显示图像的一帧(或一景)中的多个延迟进行估计的，因此用于相位调节的最佳值可以在图像的一帧(或一景)中判定。

根据本发明的第二方面，还提出了一种图像显示设备，对其提供了数字视频信号，该信号电平以高于表示在所显示图像的给定方向上的显示周期的同步信号频率的恒定点时钟进行改变，并且根据该数字视频信号来显示图像，该图像显示设备包括：控制器，根据数字视频信号来将所显示图像的至少一个部分分割成由给定方向的显示线限定的多个图像区域，并且为分割图像区域建立不同的延迟；时钟调节电路，对于各个分割图像区域，生成与点时钟相同步的时钟，根据由控制器建立的延迟来延迟时钟相位，并且将延迟时钟作为重放点时钟进行输出；以及延迟估计电路，将相邻信号电平之间的差分数据转换成绝对值，并且相对于限定分割图像区域的显示线，根据由时钟调节电路输出的重放点时钟在给定方向上累积性地求和绝对值，从而生成累积和；其中控制器将相对于具有最大累积和的分割区域建立的延迟判断为最佳延迟。

根据第二方面的图像显示设备的操作方式与根据第一方面的图像显示设备方式相同，以便判断在图像的一帧(或一景)中重放点时钟相对于数字视频信号的相位调节的最优值。

根据本发明，如上所述，由于可以仅通过估计图像的一帧来判断最佳延迟，因此可以非常快速地进行重放点时钟的相位。

通过参考示出了本发明例子的附图来进行讲述，将使本发明的上述和其他目标、特征和优势更加明显。

附图说明

图1示出了其中输入视频信号和重放点时钟之间的相位关系被正确调节的方式；

图2示出了其中输入视频信号和重放点时钟彼此不同相的方式；

图3为框图，示出了根据本发明实施例的图像显示设备的总体结构；

图4为框图，示出了图3中所示的图像显示电路的时钟调节电路；

图5为框图，示出了图4中所示的时钟调节电路的延迟调节电路；

图6为框图，示出了可以使用在图4中所示的时钟调节电路中的另一个延迟调节电路；

图7为框图，示出了图3中所示的图像延迟设备的延迟估计电路；

图8示出了从表示黑白点交替的输入视频信号获取的延迟估计信号与重放点时钟之间的相位关系；

图9示出了当提供了表示黑白点交替的输入视频信号时产生的延迟估计信号；

图10示出了其中为各个被分割图像区域建立延迟的方式；

图11示出了用于如图10所示的已分割图像区域的延迟估计值和产生的点时钟的相位之间的相关关系；并且

图12为框图，示出了根据本发明另一实施例的图像显示设备的总体结构。

具体实施方式

图3以框图的形式示出了根据本发明实施例的图像显示设备的总体结构。该图像显示设备具有诸如液晶面板显示器、等离子显示器、EL显示器等网格状矩阵的显示元件(图中未示出)的。图像显示设备还具有电路，用于根据从外部来源提供的模拟视频信号来在显示器件上显示图像。该电路包括A/D转换器1、视频信号处理电路2、延迟估计电路3、时钟调节电路4、VCO(压控振荡器)5和CPU(中央处理单元)7。虽然在图3中没有显示，但是图像显示设备还具有调节重放点时钟的频率的功能。频率调节功能为现有的频率调节功能，例如在上述提到的专利文献2中所公开的频率调节功能。

A/D转换器1被提供有从诸如个人计算机、工作站等视频信号源提供的输入模拟视频信号(R，G，B)，并且根据从时钟调节电路4提供的重放点时钟进行采样且将提供的输入模拟视频信号(R，G，B)转换成数字信号。输入模拟视频信号(R，G，B)是其信号电平以高于水平同步信号频率的恒定频率进行改变的信号，该水平同步信号频率表示所显示图像的水平方向上的显示周期。从A/D转换器1输出的数字视频信号(R，G，B)被提供到视频信号处理电路2和延迟估计电路3。

视频信号处理电路2执行在显示器件上显示基于从A/D转换器1提供的数字视频信号(R，G，B)的图像所需的处理。来自视频信号处理电路2的输出信号被提供到驱动电路(图中未示出)，用于驱动显示器件。

CPU 6控制整个图像显示设备，并且另外基于由A/D转换器1所转换的数字视频信号将所显示图像(一帧图像)的至少一个部分分割成多个图像区域，并且相对于各个分割图像区域建立延迟。分割图像区域包括多个水平显示线。水平显示线的显示周期由从视频信号源提供的水平同步信号Hsync进行确定。相对于各个分割图像区域建立的延迟用作相对于输入模拟视频信号(R，G，B)的相位来延迟重放点时钟的相位。显示图像的分割图像区域的个数由从视频信号源提供的垂直同步信号Vsync和与垂直同步信号Vsync相同步的时钟V_CLK之间的关系进行确定。时钟V_CLK包括在由垂直同步信号Vsync所确定的图像显示周期中的多个脉冲输出。通过控制这些脉冲的个数和间隔，可以调节被分割成图像区域的所显示图像区域以及图像区域的个数。确切地说，根据从图像显示设备或者遥控器的输入单位的输入，CPU 6改变时钟V_CLK的脉冲的个数和接口(频率)，从而调节被分割成图像区域的所显示图像区域以及图像区域的个数。

VCO 5为大家所熟知。时钟调节电路4控制VCO 5，以生成与从视频信号源提供的水平同步信号Hsync相同步的时钟。时钟调节电路4还根据由CPU 6相对于各个分割图像区域建立的延迟来延迟由VCO 5所生成的时钟的相位，并且将所延迟的时钟作为重放点时钟输出。因此，通过根据相对于各个分割图像区域建立的延迟来延迟点时钟，可以逐步将重放点时钟的相位相对于输入模拟视频信号R，G，B的相位移动通常一个周期。从时钟调节电路4输出的重放点时钟被提供给A/D转换器1和延迟估计电路3。当时钟调节电路4通过CPU 6被提供有来自延迟估计电路3的最佳延迟时，时钟调节电路4根据最佳延迟来延迟由VCO 5生成的时钟的相位。

延迟估计电路3根据从A/D转换器1提供的数字视频信号累积求和位于由CPU 6设定的分割图像区域中的水平扫描线上的相邻信号电平之间的差分数据(相邻点之间的差分数据)，并且将其中差分数据的累积和达到最大的图像区域设定的延迟判断为最佳延迟。所判断的最佳延迟经由CPU 6被提供到时钟调节电路4。

通过根据本发明的图像显示设备，如果图像根据从视频信号源提供的模拟视频信号开始显示或者在图像开始显示之后按下图像显示设备或遥控器上的某个键，则图像显示设备的运行模式变成用于自动调节时钟的自动调节模式。在自动调节模式中，调节重放点时钟的频率(或频率分配比)。在结束频率调节之后，调节重放点时钟的相位。可以应用现有的处理，例如专利文献2中所公开的处理，以调节重放点时钟的频率。由于频率调节与本发明不具有直接联系，因此下面没有对其进行详细讲述。

下面来详细讲述通过延迟估计电路3、时钟调节电路4和CPU 6来调节重放点时钟的相位的处理。

图4示出了时钟调节电路4的结构。如图4所示，时钟调节电路4包括PLL格式的相位比较器15、充电泵11、分频器12、延迟调节电路13和输出缓存器14。

相位比较器15被提供有来自视频信号源的水平同步信号Hsync和来自分频器12的输出信号，并且对提供的信号的相位进行相互比较。相位比较器15的比较结果通过充电泵11被提供给VCO 5。

延迟调节电路13根据输入模拟视频信号(R，G，B)的相位来调节来自VCO 5的重放点时钟输出的延迟。

图5示出了延迟调节电路13的例子。如图5所示，延迟调节电路13包括多个串联单位延迟元件130；以及选择器131，用于基于来自CPU 6的选择信号，根据由CPU 6设定的延迟来从这些单位延迟元件130中选择一些单位延迟元件130。CPU 6为选择器131提供了选择信号，用于将延迟调节电路13中的延迟均衡为每一个分割图像区域设定的延迟。

图6示出了延迟调节电路13的另一个例子。如图6所示，延迟调节电路13包括选择器133，它具有分别连接到其中插入了单位延迟元件132的多个输入线的输入端。由在每一个输入线中所插入的单位延迟元件132的个数所确定的延迟从一个输入线到下一个输入线逐一增加一个单位延迟。CPU 6为选择器133提供选择信号，用于选择能够提供与为每一个分割图像区域设定的延迟相对应的延迟的输入线。选择器133根据来自CPU 6的选择信号来选择输入线。

分布如图5和6所示的每一个延迟调节电路13，以确定基于从CPU6提供的选择信号进行连接的单位延迟元件的个数。例如，如果图像显示设备具有的最高可接收频率为100MHz，重放点时钟的周期为10nsec，并且一个周期被分成10个区域，则CPU 6判断待被连接的单位延迟元件的个数，以便重放点时钟的延迟为1 nsec。

每一个单位延迟元件的延迟一般取决于硅处理、电源电压和运行温度。目前，当频率约为100MHz的信号待被接收时，可以实现足够小的延迟，用于达到将重放点时钟变成带有输入视频信号的相位的目的。

已经通过延迟调节电路13进行了延迟的时钟暂时被存储在缓存器14中，并且然后将其作为重放点时钟提供给A/D转换器1和延迟估计电路3。

图7示出了延迟估计电路3的具体结构。如图7所示，延迟估计电路3包括锁存电路20、减法器21、绝对值电路22、积分电路23、延迟估计信号生成器24和移位寄存器25。

延迟估计信号生成器24通过以预定比例求和从A/D转换器1提供的数字视频信号(R，G，B)来生成延迟估计信号27。在该事件中，数字视频信号是按照“R∶G∶B＝0.25(1/4)∶0.5(1/2)∶0.125(1/8)”的比例进行求和的。这些比例的建立使得相对于颜色R、G、B的人眼可见度越高，则相应的比例越大。根据这些比例，由于主要是通过使用人眼可见度较高的数字视频信号(G)来估计延迟，因此相对于人眼可见度较高的数字视频信号(G)来调节重放点时钟的相位。对数字视频信号(G)的人眼可见度高于对数字视频信号(R、B)的人眼可见度，因此对于数字视频信号(G)来说，由于相移引起的图像质量退化看起来比数字视频信号(R、B)的情况更加明显。因此，数字视频信号(G)的较高比率对于减少由于相移引起的图像质量退化更加有效。

处于取决于人眼可见度的比例的视频信号是根据2的幂的倒数进行求和的。因此，求和可以通过只移动一个比特来执行，并且容易实现。在这种情况中，延迟估计信号被压缩为初始视频信号的7/8。如果需要较宽的动态范围，则可以将延迟估计信号设置为相对于初始视频信号可得到放大的这种比例。由于估计延迟信号只用于估计延迟，因此即使当放大时已经饱和了，也不会妨碍视频信号的显示。

由延迟估计信号生成器24生成的延迟估计信号27被提供到锁存电路20和减法器21的分别一个输入端。锁存电路20根据从时钟调节电路4提供的重放点时钟M_CLK进行操作，以在由重放点时钟M_CLK所确定的时序上锁定延迟估计信号27。锁存电路20将其输出信号应用到减法器21的另一输入端。

减法器21确定从延迟估计信号生成器24提供的延迟估计信号27和来自锁存电路20的输出信号之间的差别。减法器21通过绝对值电路22将其输出信号提供到积分电路23的输入端。绝对值电路22计算从减法器21提供的输出信号的绝对值。

积分电路23具有通过反馈环路进行分流并且被应用到其另一输入端的输出信号。积分电路23还被提供有来自CPU 6的时钟V_CLK来作为重置信号。积分电路23累积求和来自绝对值电路22的输出信号和反馈输入信号，直到被提供了重置信号为止。当积分电路23被提供了重置信号时，积分电路23将累积和输出给移位寄存器25，并且清除其中所保存的累积和。

下面来讲述延迟估计电路3的操作要点。

从延迟估计信号生成器24输出的延迟估计信号27被直接提供给减法器21的输入端，并且通过锁存电路20提供给减法器21的另一输入端。锁存电路20将延迟估计信号27延迟从时钟调节电路4提供的重放点时钟M_CLK的一个时钟脉冲。因此，被提供给减法器21的另一输入端的延迟估计信号相对于被提供给首先提到的减法器21的那个输入端的延迟估计信号而言，通过锁存电路20被延迟了重放点时钟M_CLK的一个时钟脉冲。减法器21输出差分数据28，其表示直接从延迟估计信号生成器24提供的延迟估计信号和通过锁存电路20已经被延迟了重放点时钟M_CLK的一个时钟脉冲的延迟估计信号之间的差别。

如果重放点时钟M_CLK的相位被正确调节(如图1所示的状态)，则随着每时钟脉冲的延迟估计信号27中的改变增大，差分数据28的绝对值变大，并且相反地，随着每时钟脉冲的延迟估计信号27中的改变减小，差分数据28的绝对值变小。这是由于如果相位是正确的，则可以在不受抖动影响的情况下正确对视频信号进行采样。

延迟估计信号27表示处于各个比例的输入视频信号(R、G、B)的矩阵，并且与视频信号紧密相关。例如，如果从视频信号源提供了用于表示交替白点和黑点的视频信号，则差分数据的绝对值是最大的。

图8示出了从用于表示交替白点和黑点的输入视频信号所获取的延迟估计信号和重放点时钟之间的相位关系。在如图8所示的例子中，正确调节重放点时钟30的相位，并且抖动区域31位于延迟估计信号N、N+1、N+2、N+3和N+4的平面区域中。如果“白”被给定为“R＝G＝B＝255”并且“黑”被给定为“R＝G＝B＝0”，则第N个延迟估计信号被表示为“0”，并且通过比特移位操作对小数部分进行四舍五入，第(N+1)个延迟估计信号被表示为“255/2+255/4+255/8＝221”。类似地，第(N+2)个延迟估计信号和第(N+4)个延迟估计信号的每一个被表示为“0”，并且第(N+3)个延迟估计信号被表示为“221”。如果相邻延迟估计信号之间的差别被确定并且被转化为绝对值，则总是用“221”进行表示。换句话说，当接收其电平在相邻信号值(点)之间进行变化较大的视频信号时，例如用于表示交替白点和黑点的视频信号(最大电平改变发生在从白点到白点或者从黑点到白点)，如果正确调节重放点时钟的相位，则延迟估计值是最大的。

如果重放点时钟M_CLK的相位没有得到正确调节(如图2所示的状态)，则当A/D转换器1对位于重放点时钟的上升沿上的模拟视频信号(R，G，B)进行采样时，来自A/D转换器1的输出信号根据上升沿的位置进行变化。

例如，如果重放点时钟的第一上升沿位于抖动区域31的最前端，则对视频信号32进行采样。如果重放点时钟的第一上升沿位于抖动区域31的最后端，则对视频信号34进行采样。如果重放点时钟的第一上升沿位于抖动区域31的中间区域，则对变化点33进行采样，并且来自A/D转换器1的输出信号表示视频信号32、33之间的中间值。

重放点时钟的上升沿位于抖动区域31的某个地方，但是可以不指定具体位置。因此，当提供了用于表示交替白点和黑点的视频信号时，延迟估计信号可以取0至221的范围中的值，并且没有具体指定，如图9所示。如果假设重放点时钟的上升沿位于抖动区域31的任意区域，则延迟估计信号可以具有0至221范围中的任意值。在这种情况下，认为通过累积求和相邻延迟估计信号之间的差别的绝对值所生成的累积和约为当如图8所示重放点时钟的相位被正确调节时所生成的累积和的一半。实际上，由于重放点时钟的上升沿被认为是根据围绕抖动区域中的中间点的某个概率分布来存在的，因此通过累积求和相邻延迟估计信号之间的差别的绝对值所确定的延迟估计值被认为是当重放点时钟的相位被正确调节时所生成的累积和的一半或者小于一半。

实际上，很少提供用于表示交替白点和黑点的视频信号。重放点时钟的相位状态，也就是由延迟调节电路所求和的延迟，可以根据差分数据的绝对值的累积和进行估计。换句话说，随着视频信号包含较高的频率，来自延迟估计电路的输出信号变大，并且随着重放点时钟的上升沿更多地位于视频信号的稳定周期中，来自延迟估计电路的输出信号变大。当接收到普通视频信号时，通过选择其中从延迟估计电路输出的累积和达到最大的延迟，重放点时钟的相位可以得到最佳调节。

如果接收到用于在整个显示屏幕上显示均匀图像的视频信号，则不论相位状态如何，累积和总是最小的。因此，当提供了用于在整个显示屏幕上显示均匀图像的视频信号时，则重放点时钟的相位可能没有得到正确调节。在这种情况下，当接收到适用于相位调节的用于显示图像的视频信号时，选择用于自动调节时钟的自动调节模式，以调节相位。

下面来具体讲述用于每一个分割图像区域的延迟估计。

图10示出了显示图像的分割图像区域(分割线)、用于各个分割图像区域的延迟、垂直同步信号Vsync脉冲和时钟V_CLK之间的关系。在图10中，虚线帧表示基于包括有视频信号的空白周期的一帧视频数据的图像的显示范围。延迟m被设置为重放点时钟的一个周期的一部分。分割图像区域的个数与重放点时钟的一个周期的分割数是相同的。分割图像区域的个数和一个周期的分割数都被设置为1/8。垂直同步信号Vsync的下降沿表示帧的起始点。

延迟的估计是根据其延迟被设置为“delay＝0”至“delay＝7m”的每一个分割图像区域所得到的差分数据的绝对值的累积和来执行的。

首先，差分数据的绝对值的累积和是相对于第一图像区域(其延迟为“delay＝0”的分割图像区域)进行确定的。在该处理中，CPU 6将延迟调节电路13的延迟设置为“delay＝0”。延迟调节电路13将延迟“delay＝0”赋给从VCO 5输出的重放点时钟。给定延迟为“delay＝0”的重放点时钟M_CLK被提供给A/D转换器1和延迟估计电路3。

A/D转换器1根据从时钟调节电路4提供的给定延迟为“delay＝0”的重放点时钟M_CLK对从视频信号源提供的模拟视频信号(R，G，B)进行采样，并且将采样的模拟视频信号(R，G，B)转化成数字视频信号(R，G，B)。数字视频信号(R，G，B)被提供给视频信号处理电路2和延迟估计电路3。

在延迟估计电路3中，延迟估计信号生成器24以预定比例求和从A/D转换器1提供的数字视频信号(R，G，B)，从而生成延迟估计信号27。所生成的延迟估计信号27被直接提供给减法器21的输入端，并且还被提供给锁存电路20，用于将延迟估计信号延迟给定延迟为“delay＝0”的重放点时钟M_CLK的一个时钟脉冲。所延迟的延迟估计信号27从锁存电路20被提供给减法器21的另一输入端。

减法器21计算被提供给一个输入端的第一延迟估计信号和被提供给另一输入端的第二延迟估计信号之间的差别。第一延迟估计信号和第二延迟估计信号分别对应于位于水平显示线上的相邻点的数据信号，例如，如图1所示的视频信号的信号32、34。

从减法器21输出的第一延迟估计信号和第二延迟估计信号之间的差分数据通过绝对值电路22被提供给积分电路23。每一个时间差分数据(绝对值)被输入给积分电路23，积分电路23将输入的差分数据求和到至今已经输入了的差分数据中。

延迟估计电路3累积求和第一延迟估计信号和第二延迟估计信号之间的差分数据，直到如图10所示的时钟V_CLK的第一脉冲被提供给延迟估计电路3。当提供了时钟V_CLK的第一脉冲时，通过积分电路23生成的累积和被提供给移位寄存器25，并且清除由积分电路23所保存的累积和。

位于第一图像区域中的每一个水平显示线上的相邻点的差分数据(绝对值)的累积和由此被存储在移位寄存器25中。

当积分电路23被清除为0时，CPU 6将延迟调节电路13的延迟设置为“delay＝m”。重放点时钟的相位现在被移位1/8周期。结果，延迟估计电路3相对于第二图像区域(延迟为“delay＝m”的分割图像区域)累积求和差分数据的绝对值。随后，CPU 6设置延迟调节电路13的延迟，并且延迟估计电路3累积求和差分数据的绝对值，一直重复直到延迟变成“delay＝7m”。

图11示出了如图10所示的分割图像区域的延迟的估计值(累积和)与重放点时钟的相位之间的关联。纵轴表示估计值，横轴表示重放点时钟的延迟。重放点时钟的相位相对于输入的视频信号以1/8周期(45°)逐步进行移位。

当一帧的估计结束时，CPU 6读取被存储在移位寄存器25中的分割图像区域的估计值(累积和)，并且确定其的最大值(在图11中的点40)。然后CPU 6判断给定最大值的延迟表示用于调节重放点时钟的相位的最佳值。最佳值从CPU 6被提供给时钟调节电路4。随后，时钟调节电路4根据提供的最佳值(延迟)执行延迟来自VCO 5的时钟的处理，并且结束自动调节处理。

如上所述，由于根据本实施例的图像显示设备通过估计一帧图像，可以简单确定最佳延迟，因此可以极为快速地调节重放点时钟的相位。

如图11所示，用于重放点时钟的相位的最佳值具有特定边际。因此，即使在如图11所示的图形中的采样点之间存在真正的最大值，也不会妨碍用于自动调节重放点时钟的相位的处理。

在如图11所示的例子中，位于225度的相位上的估计值(点40)是最大的。实际上，我们认为在180度的相位上和在270度的相位上显示图像不会出现闪烁。因此，重放点时钟的分割数和分割图像区域的个数可以根据具有图像显示设备能够处理的最大频率的图像信号进行确定。

其他实施例：

如果没有达到给定标准的非常长的电缆被用于相互连接视频信号源和图像显示设备，或者如果图像显示设备中的组件配置，也就是用于发送视频信号和点时钟的信号线的构图，在其中从视频信号源提供数字视频信号的情况中是不合适的，则点时钟和数字视频信号可能不同相。在其中从视频信号源提供数字视频信号的情况中，根据上述实施例的图像显示设备也被应用于使点时钟与数字视频信号同相。下面来讲述能够在模拟视频信号和数字视频信号之间进行切换并且能够相对于输入的视频信号来调节点时钟的相位的图像显示设备。

图12以框图形式示出了根据本发明另一实施例的图像显示设备的一般结构。如图12所示的图像显示设备能够相对于模拟视频信号和数字视频信号两者来调节重放点时钟的相位。如图12所示，除了如图3所示的结构之外，图像显示设备还具有接收电路7和选择器8、9。用于将模拟视频信号提供给A/D转换器1的视频信号源被称为模拟视频信号源，并且用于将数字视频信号提供给接收电路7的视频信号源被称为数字视频信号源。

接收电路7接收数字视频信号(R，G，B)、水平和垂直同步信号和来自数字视频信号源的点时钟。接收电路7将所接收的数字视频信号(R，G，B)提供给选择器8，并且将所接收的点时钟作为数字时钟D_CLK提供给选择器9。

选择器8被提供了来自A/D转换器1的数字视频信号(R，G，B)和来自接收电路7的数字视频信号(R，G，B)，并且根据来自CPU 6的控制信号有选择地输出这些提供的数字视频信号(R，G，B)。

选择器9被提供了来自模拟视频信号源的水平同步信号和来自接收电路7的数字时钟D_CLK，并且根据来自CPU 6的控制信号有选择地输出这些提供的信号。来自选择器9的输出信号被提供给时钟调节电路4。

当从模拟视频信号源接收到模拟视频信号时，选择器8选择从A/D转换器1输出的数字视频信号，并且选择器9选择来自模拟视频信号源的水平同步信号。在这种情况下，以与上述实施例相同的方式来确定最佳延迟。

当从数字视频信号源接收到数字视频信号时，选择器8选择从选择电路7输出的数字视频信号，并且选择器9选择来自接收电路7的数字时钟D_CLK。时钟调节电路4和时钟估计电路确定最佳延迟。

下面来具体讲述确定最佳延迟的处理。

时钟调节电路4的结构与图4所示的时钟调节电路的结构相同。从选择器9输出的数字时钟D_CLK被提供给相位比较器15，并且VCO5生成与数字时钟D_CLK相同步的时钟。由VCO 5生成的时钟被时钟调节电路13进行延迟，并且通过缓存器14进行输出。从缓存器14输出的时钟作为重放点时钟M_CLK被提供给延迟估计电路3。

延迟估计电路3的结构与如图7所示的延迟估计电路3的结构相同。延迟估计信号生成器24通过以预定比例求和从选择器8提供的数字视频信号(R，G，B)来生成延迟估计信号27。延迟估计信号27被直接提供给减法器21的输入端，并且通过锁存电路20将其提供给减法器21的另一输入端。减法器21输出差分数据28，其表示从延迟估计信号生成器24直接提供的延迟估计信号和已经被锁存电路20延迟了重放点时钟M_CLK的一个时钟脉冲的延迟估计信号之间的差别。减法器21通过绝对值电路22将其输出信号提供给积分电路23的输入端。积分电路23累积求和来自绝对值电路22的输出信号和反馈输入信号，直到被提供了重置信号(时钟V_CLK)为止。当积分电路23被提供了重置信号时，积分电路23将累积和输出到移位寄存器25，并且清除其中所保存的累积和。

延迟估计电路根据用于如图10所示的每一个分割图像区域的累积和来估计延迟。在每一个分割图像区域中的相邻点的差分数据的累积和被存储在移位寄存器25中。当一帧估计结束时，CPU 6读取被存储在移位寄存器25中的分割图像区域的估计值(累积和)，并且确定它的最大值。然后CPU 6判断给定最大值的延迟表示用于调节重放点时钟的相位的最佳值。最佳值从CPU 6被提供给时钟调节电路4。随后，时钟调节电路4根据提供的最佳值(延迟)执行用于延迟来自VCO 5的时钟的处理，并且结束自动调节处理。

因此，根据本实施例的图像显示设备能够在当它根据从模拟视频信号源提供的模拟视频信号来显示图像时以及当它根据从数字视频信号源提供的数字视频信号来显示图像时，调节重放点时钟的相位。

共同使用时钟相位调节电路和延迟估计电路，用于调节模拟视频信号的相位和数字视频信号的相位。因此，可以防止图像显示设备的电路规模过度增加。

当接收到数字视频信号时，重放点时钟的相位被认为得到了正确调节。例如，即使使用了没有达到给定标准的电缆并且重放点时钟和数字视频信号不同相，这种相移也被认为达到了约1/4周期。因此，当接收到数字视频信号时，可以在改变1/4周期中的相位的同时执行估计，并且没有必要在改变整个周期中的相位的同时来执行估计，模拟视频信号的情况也是如此。在这种情况下，重放点时钟的相位优选情况下应该在较高的分辨率上进行调节。

根据上述实施例的图像显示设备只是通过例子的方式给出的，并且在不改变本发明的范围的情况下可以改变其结构和操作细节。

例如，如果根据从视频信号源提供的模拟视频信号(或数字视频信号)来开始显示图像，或者如果在开始显示图像之后按下位于图像显示设备或遥控器上的某个键，则图像显示设备的操作模式变成用于自动调节时钟的自动调节模式。在自动调节模式中，重放点时钟的频率是使用一帧图像进行调节的。不过，对于每一帧，重放点时钟的相位可以使用一帧图像进行调节。每帧所执行的相位调节有效地避免了因温度偏差引起的相移(由于图像显示设备中的温度变化引起的内时钟(VCO时钟)的相位变化)。

在上述实施例中，整个一帧图像被分成多个图像区域，并且在用于相位估计的每一个分割图像区域中改变延迟。本发明并不限于这种结构。至少一帧(或一景)图像的一部分可以被分割成多个图像区域，并且在用于相位估计的每一个分割图像区域中可以改变延迟。

在上述实施例中，重放点时钟为单层。不过，如果在两层或更多层中提供重放点时钟，也就是如果接收到其频率高于A/D转换器的操作频率的点时钟，则本发明被应用于每一层中的重放点时钟。确切地说，如果在两层中使用了不同步的两个180度的时钟，则调节每一个时钟的相位。在这种情况下，每一个时钟都使用时钟调节电路和延迟估计电路。

虽然使用专有名词讲述了本发明的优选实施例，但是这种讲述只是用于解释目的，可以理解在不偏离以下权利要求的精神或范围的情况下可以对其进行更改和变化。

Claims (14)

1.一种图像显示设备，包括：

A/D转换器，对其提供了模拟视频信号，模拟视频信号的信号电平以高于表示在所显示图像的给定方向上的显示周期的同步信号频率的恒定点时钟进行改变，所述A/D转换器根据从所述同步信号重放的另一点时钟来对模拟视频信号进行采样，并且将采样的模拟视频信号转换成数字视频信号；

控制器，根据从所述A/D转换器输出的数字视频信号来将所显示图像的至少一个部分分割成由所述给定方向的显示线限定的多个图像区域，并且为分割图像区域建立不同的延迟；

时钟调节电路，对于各个分割图像区域，生成与所述同步信号相同步的时钟，根据由所述控制器建立的延迟来延迟时钟相位，并且将延迟时钟作为所述重放点时钟进行输出；以及

延迟估计电路，将所述数字视频信号的相邻信号电平之间的差分数据转换成绝对值，并且相对于限定所述分割图像区域的显示线，根据由从所述时钟调节电路输出的所述重放点时钟在所述给定方向上累积性地求和绝对值，从而生成累积和；

其中所述模拟视频信号包括具有相对于各个待显示的图像的不同波长的各个颜色的多个模拟视频信号；

所述延迟估计电路包括比特移位单元，所述比特移位单元以各个预定比例求和从所述A/D转换器输出的多个数字视频信号，以生成延迟估计信号，所述多个数字视频信号分别与所述模拟视频信号相对应，并且所述比特移位单元相对于所述比特移位单元生成的所述延迟估计信号来求和用于所述分割图像区域的所述差分数据；以及

所述控制器将为具有最大累积和的分割图像区域建立的延迟确定为最佳延迟。

2.如权利要求1所述的图像显示设备，其中所述模拟视频信号包括分别用于显示红、蓝和绿颜色图像的第一、第二和第三模拟视频信号，所述红、蓝和绿颜色图像对应三原色，所述延迟估计电路求和对应于所述第一、第二和第三模拟视频信号的数字视频信号，其比例分别为1/4，1/2，1/8。

3.如权利要求1所述的图像显示设备，其中所述模拟视频信号以多帧形式被输入到所述A/D转换器；并且

所述控制器相对于以预定时序或任意时序输入的帧确定所述最佳延迟。

4.如权利要求1所述的图像显示设备，其中所述模拟视频信号以多帧形式被输入到所述A/D转换器；并且

所述控制器相对于每一帧来确定所述最佳延迟。

5.一种图像显示设备，对其提供数字视频信号，数字视频信号的信号电平以高于表示在所显示图像的给定方向上的显示周期的同步信号频率的恒定点时钟进行改变，并且根据该数字视频信号来显示图像，所述图像显示设备包括：

控制器，根据数字视频信号来将所显示图像的至少一个部分分割成由所述给定方向的显示线限定的多个图像区域，并且为分割图像区域建立不同的延迟；

时钟调节电路，对于各个分割图像区域，生成与所述点时钟相同步的时钟，根据由所述控制器建立的延迟来延迟时钟相位，并且将延迟时钟作为另一点时钟进行输出；以及

延迟估计电路，将所述数字视频信号的相邻信号电平之间的差分数据转换成绝对值，并且相对于限定分割图像区域的显示线，根据由所述时钟调节电路输出的所述另一点时钟在所述给定方向上累积性地求和绝对值，从而生成累积和；

其中所述数字视频信号包括具有相对于各个待显示的图像的不同波长的各个颜色的多个数字视频信号；

所述延迟估计电路包括比特移位单元，所述比特移位单元以各个预定比例求和所述多个数字视频信号，以生成延迟估计信号，并且所述比特移位单元相对于所述比特移位单元生成的所述延迟估计信号来累积性地求和用于所述分割图像区域的所述差分数据；以及

所述控制器将为具有最大累积和的分割图像区域建立的延迟确定为最佳延迟。

6.一种用于调节点时钟相位的电路，包括：

A/D转换器，对其提供了模拟视频信号，模拟视频信号的信号电平以高于表示在所显示图像的给定方向上的显示周期的同步信号频率的恒定点时钟进行改变，并且根据从所述同步信号重放的另一点时钟来对模拟视频信号进行采样，并且将采样的模拟视频信号转换成数字视频信号；

控制器，根据从所述A/D转换器输出的数字视频信号来将所显示图像的至少一个部分分割成由所述给定方向的显示线限定的多个图像区域，并且为分割图像区域建立不同的延迟；

时钟调节电路，对于各个分割图像区域，生成与所述同步信号相同步的时钟，根据由所述控制器建立的延迟来延迟时钟相位，并且将延迟时钟作为所述另一点时钟进行输出；以及

延迟估计电路，将所述数字视频信号的相邻信号电平之间的差分数据转换成绝对值，并且相对于限定所述分割图像区域的显示线，根据由所述时钟调节电路输出的所述另一点时钟在所述给定方向上累积性地求和绝对值，从而生成累积和；

其中所述模拟视频信号包括具有相对于各个待显示的图像的不同波长的各个颜色的多个模拟视频信号；

所述延迟估计电路包括比特移位单元，所述比特移位单元以各个预定比例求和从所述A/D转换器输出的多个数字视频信号，以生成延迟估计信号，所述多个数字视频信号分别与所述模拟视频信号相对应，并且所述比特移位单元相对于所述比特移位单元生成的所述延迟估计信号来求和用于所述分割图像区域的所述差分数据；以及

所述控制器将具有最大累积和的分割图像区域建立的延迟确定为最佳延迟。

7.一种调节点时钟相位的方法，包括：

根据从同步信号重放的点时钟对模拟视频信号进行采样，模拟视频信号的信号电平以高于表示在所显示图像的给定方向上的显示周期的同步信号频率的恒定点时钟进行改变，并且将采样的模拟视频信号转换成数字视频信号；

根据数字视频信号输出将所显示图像的至少一个部分分割成由所述给定方向的显示线限定的多个图像区域，并且为分割图像区域建立不同的延迟；

生成与所述同步信号相同步的时钟，根据为各个分割图像区域建立的延迟来延迟时钟相位，并且将延迟时钟作为所述另一点时钟进行输出；

将所述数字视频信号的相邻信号电平之间的差分数据转换成绝对值，并且相对于限定所述分割图像区域的显示线，根据所述另一点时钟输出在所述给定方向上累积性地求和绝对值，从而生成累积和；并且

将具有最大累积和的分割区域建立的延迟判断为最佳延迟；

其中所述模拟视频信号包括具有相对于各个待显示的图像的不同波长的各个颜色的多个模拟视频信号；以及

产生所述累积和的步骤包括：通过比特移位执行的，以各个预定比例求和分别与所述模拟视频信号相对应的多个数字视频信号，以生成延迟估计信号的步骤；和相对于通过所述比特移位生成的所述延迟估计信号来累积性地求和用于所述分割图像区域的所述差分数据的步骤。

8.一种调节图像显示设备的点时钟相位的方法，对该图像显示设备提供了数字视频信号，数字视频信号的信号电平以高于表示在所显示图像的给定方向上的显示周期的同步信号频率的恒定点时钟进行改变，并且根据数字视频信号来显示图像，所述方法包括：

根据数字视频信号将所显示图像的至少一个部分分割成由所述给定方向的显示线限定的多个图像区域，并且为分割图像区域建立不同的延迟；

生成与所述点时钟相同步的时钟，根据为各个分割图像区域建立的延迟来延迟时钟相位，并且将延迟时钟作为另一点时钟进行输出；

将所述数字视频信号的相邻信号电平之间的差分数据转换成绝对值，并且相对于限定所述分割图像区域的显示线，根据所述另一点时钟在所述给定方向上累积性地求和绝对值，从而生成累积和；并且

将为具有最大累积和的分割区域建立的延迟判断为最佳延迟；

其中所述数字视频信号包括具有相对于各个待显示的图像的不同波长的各个颜色的多个数字视频信号；以及

产生所述累积和的步骤包括：通过比特移位执行的，以各个预定比例求和所述多个数字视频信号，以生成延迟估计信号的步骤；和相对于通过所述比特移位生成的所述延迟估计信号来累积性地求和用于所述分割图像区域的所述差分数据的步骤。

9.一种用于调节点时钟相位的电路，包括：

控制器，对其提供了数字视频信号，数字视频信号的信号电平以高于表示在所显示图像的给定方向上的显示周期的同步信号频率的恒定点时钟进行改变，所述控制器根据所述数字视频信号来将所显示图像的至少一个部分分割成由所述给定方向的显示线限定的多个图像区域，并且为分割图像区域建立不同的延迟；

时钟调节电路，对于各个分割图像区域，生成与所述点时钟相同步的时钟，根据由所述控制器建立的延迟来延迟时钟相位，并且将延迟时钟作为所述另一点时钟进行输出；以及

延迟估计电路，将所述数字视频信号的相邻信号电平之间的差分数据转换成绝对值，并且相对于限定所述分割图像区域的显示线，根据由所述时钟调节电路输出的所述另一点时钟在所述给定方向上累积性地求和绝对值，从而生成累积和；

其中所述数字视频信号包括具有相对于各个待显示的图像的不同波长的各个颜色的多个数字视频信号；

所述延迟估计电路包括比特移位单元，所述比特移位单元以各个预定比例求和所述多个数字视频信号，以生成延迟估计信号，并且所述比特移位单元相对于所述比特移位单元生成的所述延迟估计信号来累积性地求和用于所述分割图像区域的所述差分数据；以及

所述控制器将具有最大累积和的分割图像区域建立的延迟确定为最佳延迟。

10.如权利要求5所述的图像显示设备，其中所述数字视频信号包括分别用于显示红、蓝和绿颜色图像的第一、第二和第三数字视频信号，所述红、蓝和绿颜色图像对应三原色，所述延迟估计电路求和所述第一、第二和第三数字视频信号，其比例分别为1/4，1/2，1/8。

11.如权利要求6所述的电路，其中所述模拟视频信号包括分别用于显示红、蓝和绿颜色图像的第一、第二和第三模拟视频信号，所述红、蓝和绿颜色图像对应三原色，所述延迟估计电路求和对应于所述第一、第二和第三模拟视频信号的数字视频信号，其比例分别为1/4，1/2，1/8。

12.如权利要求7所述的方法，其中所述模拟视频信号包括分别用于显示红、蓝和绿颜色图像的第一、第二和第三模拟视频信号，所述红、蓝和绿颜色图像对应三原色，对应于所述第一、第二和第三模拟视频信号的数字视频信号通过所述比特移位求和，其比例分别为1/4，1/2，1/8。

13.如权利要求8所述的方法，其中所述数字视频信号包括分别用于显示红、蓝和绿颜色图像的第一、第二和第三数字视频信号，所述红、蓝和绿颜色图像对应三原色，所述第一、第二和第三数字视频信号通过所述比特移位求和，其比例分别为1/4，1/2，1/8。

14.如权利要求9所述的电路，其中所述数字视频信号包括分别用于显示红、蓝和绿颜色图像的第一、第二和第三数字视频信号，所述红、蓝和绿颜色图像对应三原色，所述延迟估计电路求和所述第一、第二和第三数字视频信号，其比例分别为1/4，1/2，1/8。

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