JP2000020008A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 液晶表示装置などにおいて、ユーザーに委ね
られていた分周比調整および位相調整は、ユーザーにと
って難しく、かつ、面倒であり、その結果、低い画質の
まま使用してしまうことが懸念される。 【解決手段】 入力された映像信号をアナログ・デジタ
ル変換１し、そのサンプルされた映像信号に対して、そ
の隣り合った絵素同士の差分の絶対値の２乗を取り、更
に、それを全画面において総和を取るように演算処理１
０を行う。その処理を、水平同期信号に対してサンプル
のためのドットクロックを発生する手段９により、その
分周比をマイコン８から適時変化させることと、そのド
ットクロックに対してマイコン８により、遅延をかける
ことのできる回路４により、位相遅延量も適時変化させ
ることで、演算処理回路１０とマイコン８により、その
分周比、クロック位相に対してのピークを検出すること
により、分周比、クロック位相を最適なものにあわせ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号をサンプ
リングし、デジタル化してから映像処理・表示を行う映
像信号処理装置に係わり、特に液晶データプロジェクタ
のような映像信号処理装置に関するものである。

【０００２】

【従来の技術】図８に従来の映像信号処理装置のブロッ
ク図を示す。図８において、１は入力されたアナログ映
像信号をデジタル映像信号に変換するＡ／Ｄ変換器、２
はデジタル化された映像信号を処理する映像信号処理回
路、３は前記処理された映像信号を表示する映像表示装
置、４は水平同期信号を遅延させる遅延回路、９は前記
Ａ／Ｄ変換器１および映像信号処理回路２にクロックを
供給するためのクロック発生回路、８は該映像信号処理
装置のコントロールをするシステムマイコンである。

【０００３】また、前記クロック発生回路９は、位相比
較器５、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄ
Ｏｓｃｉｌｌａｔｏｒ（電圧制御発振器））６、１／
Ｎ分周回路７より構成される。

【０００４】また、前記遅延回路４の構成を図９に示
す。図９において、１１は水平同期信号を遅延させる遅
延素子であり、１２はシステムマイコン８からの選択信
号により選択された遅延量の水平同期信号を選択、出力
するマルチプレクサである。

【０００５】以下、動作を説明する。該映像信号処理装
置に入力された映像信号は、Ａ／Ｄ変換器１でクロック
発生回路９からのクロックでサンプリングされデジタル
信号に変換される。その後、映像信号処理回路２によっ
て適当な映像処理が施され、映像表示装置３に表示され
る。

【０００６】ここで、前記ＶＣＯ６の利得は、入力され
る水平同期信号の周波数などにより設定され、分周比と
一般に呼ばれる１／Ｎ分周回路７における数値Ｎは、水
平同期信号の周波数と垂直同期信号の周波数によって標
準規格との照合を行い最適と予想できる数値を設定して
いる。

【０００７】しかし、必ずしも標準規格に則った信号が
入力されるとは限らず、この分周比が適切でない場合、
Ａ／Ｄ変換器１にて映像信号のサンプリングが正しく行
われず、画像の品位が低下するという問題がある。

【０００８】そこで、上記問題を回避するために、ユー
ザーの操作によって、前記システムマイコン８を介して
１／Ｎ分周回路７における分周比Ｎを変化させるような
手段を設けることにより、ユーザーが目視にて最適なポ
イントを調整を行えるような分周比調整手段を有した構
成としている。

【０００９】一方、水平同期信号と映像信号とのアナロ
グ的な位相差は、規格によって定義されておらず、ま
た、設計上の問題として配線による遅延などで予想しき
れないために、Ａ／Ｄ変換器１にて映像信号のサンプリ
ングが正しく行われず、場合によっては特に画面のコン
トラストの高い部分にちらつきノイズがおき、画像の品
位が落ちるという問題もある。

【００１０】該問題に対しては図１０に示す方法が取ら
れている。図１０において、Ａ／Ｄ変換器１にて映像信
号のサンプリングが正しく行われないクロック位相をド
ットクロック１とし、この時の水平同期信号の位相をＨ
同期信号１とする。

【００１１】この場合、システムマイコン８からの選択
信号により遅延回路４で映像信号の水平同期信号を遅延
させた水平同期信号（Ｈ同期信号２）を作り出し、それ
によってＡ／Ｄ変換器１に供給するクロックを発生させ
る基準とし、Ａ／Ｄ変換器１における映像信号のサンプ
リングクロックの位相をドットクロック２に示すような
位相とする。

【００１２】該ドットクロック２によりＡ／Ｄ変換器１
にて映像信号のサンプリングすることで、上記問題を解
決している。

【００１３】ここで、上記水平同期信号の遅延量は、ユ
ーザーが目視にて品位の良いところに調整できるように
し、このためのクロック位相調整手段を有した構成とし
ている。

【００１４】

【発明が解決しようとする課題】しかし、以上のよう
に、これらの調整はユーザーに委ねられているが、ユー
ザーにとってこれらの調整は難しく、かつ、面倒であ
り、低い画質のまま使ってしまうことも多分において起
こり得る。

【００１５】本発明は、ユーザーに委ねられていた分周
比調整および位相調整を、自動で行うことによりユーザ
ーの手を煩わせることなく、高画質な表示を再現させる
ことを目的とするものである。

【００１６】

【課題を解決するための手段】本発明は、以上の課題を
解決するために、以下のような構成を取る。即ち、映像
信号をデジタル処理して表示する映像信号処理装置にお
いて、隣り合う絵素の信号レベルの差の絶対値の２乗を
計算し、また、該計算値の１画面分の総和を取る演算回
路と、映像信号から分離された、水平同期信号を遅延さ
せる遅延回路と、分周回路を有するクロック発生回路を
具備し、前記演算回路の演算結果により、前記遅延回路
の遅延量と前記クロック発生回路の分周回路の分周比を
制御することにより、映像信号を適切にサンプルできる
サンプリング位相および分周数を調整することを要旨と
する映像信号処理装置である。

【００１７】

【発明の実施の形態】図１に本発明の実施の形態におけ
るブロック図を示す。図１において、図８と同じ構成要
素には同じ符号を付し、説明は省略する。以下、本発明
の映像信号処理装置の動作について説明する。該映像信
号処理装置に入力された映像信号は、Ａ／Ｄ変換器１で
クロック発生回路９からのクロックでサンプリングされ
デジタル信号に変換される。その後、映像信号処理回路
２によって適当な映像処理が施され、映像表示装置３に
表示される。

【００１８】また、Ａ／Ｄ変換器１でデジタル信号に変
換された映像信号は位相検出演算回路１０に入力され
る。

【００１９】ここで、該位相検出演算回路１０は、画面
単位で隣り合った映像信号同士の差分の２乗を演算・蓄
積する回路であり、そのブロック図を図２に示す。

【００２０】図２において、１３は１絵素遅延回路、１
４は１絵素遅延された信号と遅延されない信号との差の
絶対値を取る差分回路、１５は前記差分回路の出力の２
乗を計算する２乗回路、１６は加算回路、１７、１８は
レジスタである。

【００２１】位相検出演算回路１０に入力されたデジタ
ル信号は、その信号自体と、１絵素遅延回路１３で遅延
された信号との差分の絶対値が差分回路１４により算術
演算される。

【００２２】これは映像信号でいえば隣同士の信号レベ
ルの差を求めることになる。次に２乗回路１５により、
このデジタル値の信号の２乗を算出する。前記２乗回路
１５により求められた値を、レジスタ１７に対して順次
累積加算していく。

【００２３】該レジスタ１７の値は外部からの垂直同期
信号によってクリアされるが、クリアされる直前にレジ
スタ１７に蓄積された値はレジスタ１８に保存される。

【００２４】これらの回路によって、画面全体にわたっ
て、隣り合った映像信号同士の差分の２乗を演算された
値が演算・蓄積されることになる。

【００２５】そして、システムマイコン８によってその
値を読み出せるものとなる。位相検出演算回路１０の動
作に関して、まず分周比があっている、即ち、映像信号
の１Ｈ期間のクロック数と該映像機器の１／Ｎ分周回路
の分周比Ｎが一致しているという状態で説明する。

【００２６】図３に、Ａ／Ｄ変換器１での映像信号とサ
ンプリングするクロックの位相の関係を示す。

【００２７】アナログで伝送される映像信号は同図に示
すように、必ず信号の立ち上がり、または、立ち下がり
では傾きを持ち、サンプリングする場所によりデータが
変化することは必ずといってよいほど起こりうる。

【００２８】デジタル化された映像信号の値を、位相検
出演算回路１０で差分を取って２乗し、加算した場合、
本来の値をサンプルするような位相（位相１）の時の値
（１３００５０）に比べ、映像信号の変化点においてサ
ンプルしてしまうような位相（位相２）の時の値（８５
０２５）は小さい値を取ることがわかる。

【００２９】このことから、クロック位相と位相検出演
算回路１０で演算される値の関係は、図４のような曲線
を描くことが予想される。

【００３０】位相があっているところでは、コントラス
トがもっとも高くなり、ピークを持つ。

【００３１】逆にいえば、ピークを持つところではもっ
とも画像のコントラストが高くなり、すなわち同一の映
像信号に対して演算していればピークを探せばそこは位
相がもっとも合っているといえる。

【００３２】尚、この曲線は映像信号によって、曲線の
形は異なり、絶対値をみれば著しくいろいろな値をとる
ことが予想されるが、そのピーク、相対値のみが問題で
あり、値そのものに意味はない。

【００３３】次に分周比に対する、この演算値の変化を
考える。

【００３４】分周比があっていれば、位相に対する変化
は既に上記で述べたとおりになるが、分周比があってい
なければ、水平方向に対して位相が合っているところ
と、合っていないところが周期的に現れる。

【００３５】分周比の差が大きいほど、周波数のずれが
大きくなるので、位相があっていないところが発生する
周期は大きくなる傾向にある。

【００３６】位相があっていないところでは、先に示し
たように位相検出演算回路１０での演算値が小さくなる
ので全体としての演算値も小さくなる傾向を示す。

【００３７】ここで、映像の範囲が無限であれば図１に
おける遅延回路４による位相変化に対して変化は起きな
いのであるが、もちろん、実際には画面は左右において
有限であるので、位相回路によりクロックの位相をずら
したときに左右の縁において映像が切られるため、位相
の合っている領域が多いとき、少ないときのばらつきが
存在する。

【００３８】それが図５の例に挙げるグラフのようにな
る。これは分周比の差が大きいほど、位相があっていな
い周期が大きくなり、その時に、ばらつきは小さくなる
傾向にあることからも理解される。（図６） これらのことから、分周比、位相をＸ，Ｙ軸に、計算値
をＺ軸としたグラフをプロットすれば図７のようになる
ことがわかる。すなわちこのピーク点Ａを探し出せば良
い。

【００３９】探索方法にはいろいろ考えられるが、ここ
では本質的な問題ではないので詳細は省く。

【００４０】最も単純な方法としては、分周比を調整可
能な範囲と定義された範囲、位相を必要なだけ遅延を変
化させて、それに対するすべての値をデータとして取り
込み、その最大値をとったときの分周比と位相の遅延量
を得れば、それがこの映像信号に対して分周比と位相が
合った場所であるといえる。

【００４１】いままで述べた構成においては、一つの値
を取り込むのに最低１画面分の時間がかかるので、これ
では時間がかかりすぎることは容易に推測される。

【００４２】一部を回路に置き換えたり、間引き測定を
してその間を予測し、絞りこみをかけるなどのアルゴリ
ズムの改善がいくつか考慮される。

【００４３】また、時間短縮のために一部の領域のみを
とりこむなどが考えられる。しかしながら、それは実装
方法としての問題である。

【００４４】

【発明の効果】本発明に係る映像信号処理装置の位相検
出演算回路により、１／Ｎ分周回路の分周比Ｎと水平同
期信号遅延回路の遅延量を自動的に最良の値に設定する
ことが可能となり、これにより、従来、ユーザーの手に
委ねられていた画面表示を良好にするための繁雑な調整
を不要とすることができるようになる。

【図面の簡単な説明】

【図１】本発明の実施の形態における全体ブロック図で
ある。

【図２】本発明の実施の形態における位相検出演算回路
のブロック図である。

【図３】映像信号のサンプリング位相と位相検出演算回
路の演算結果の関係を説明する第１の図である。

【図４】映像信号のサンプリング位相と位相検出演算回
路の演算結果の関係を説明する第２の図である。

【図５】映像信号の分周比と位相検出演算回路の演算結
果の関係を説明する図である。

【図６】位相遅延量、分周比と位相検出演算回路の演算
結果の関係を示す図である。

【図７】分周比を変化させたときの位相検出演算回路の
演算値の関係と、位相遅延量の関係を示した図である。

【図８】従来例における全体ブロック図である。

【図９】水平同期信号遅延回路のブロック図である。

【図１０】映像信号とサンプリングクロックとの位相関
係を説明する図である。

【符号の説明】

１ Ａ／Ｄ変換器 ２ 映像信号処理回路 ３ 映像表示装置 ４ 遅延回路 ５ 位相比較器 ６ ＶＣＯ ７ １／Ｎ分周回路 ８ システムマイコン ９ クロック発生回路 １０ 位相検出演算回路 １１ 遅延素子 １２ マルチプレクサ １３ １画素遅延回路 １４ 差分回路 １５ ２乗回路 １６ 加算回路 １７ レジスタ １８ レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 尚之 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5C006 AA11 AC21 AF72 AF81 BB11 BC12 BF03 BF28 EC11 FA16 5C020 AA16 AA35 CA15 5C058 AA06 BA04 BA33 BB04 BB08 5C080 AA10 BB05 DD06 DD30 FF09 GG02 GG08 GG09 GG10 JJ01 JJ02 JJ04 JJ05 5C082 AA01 AA02 BA02 BA12 BC03 CA21 CA81 CA85 CB01 DA01 DA76 MM09 MM10

Claims (1)

【特許請求の範囲】
1. 【請求項１】 映像信号をデジタル処理して表示する映
   像信号処理装置において、 隣り合う絵素の信号レベルの差の絶対値の２乗を計算
   し、また、該計算値の１画面分の総和を取る演算回路
   と、 映像信号から分離された、水平同期信号を遅延させる遅
   延回路と、 分周回路を有するクロック発生回路を具備し、 前記演算回路の演算結果により、前記遅延回路の遅延量
   と前記クロック発生回路の分周回路の分周数を制御する
   ことにより、映像信号適切にサンプリングできるサンプ
   リング位相および分周比を調整することを特徴とする映
   像信号処理装置。