JP3421987B2 - クロック調整回路及びそれを用いた画像表示装置 - Google Patents

クロック調整回路及びそれを用いた画像表示装置

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、パソコンやEWS
(Engineering Workstation)等の情報表示が可能な、例
えば、液晶、プラズマ、EL等の格子状デバイスを利用
したディスプレイ装置のクロック調整回路及びそれを用
いた画像表示装置に関する。
【0002】
【従来の技術】パソコンやEWS等の映像信号は、水平
同期信号周期よりも短い一定の周期で信号レベルが変化
しているため、例えば液晶等の格子状デバイスを利用し
たディスプレイに表示する場合にドットクロックが必要
となる。液晶表示装置は、一般に、PLL(Phase Locked L
oop)回路を有し、装置に入力される映像信号からドット
周期を判断し、ドット周期と水平同期信号周期よりも短
い一定の周期を検出し、ドットクロック周期と水平同期
信号との周期の比をそれぞれ求めてプログラマブルデバ
イダに入力する。この入力は、1水平走査期間中のドッ
ト総数にあたり、PLL回路の逓倍をこのドット総数にし
て、ドットクロックを再生していた。
【0003】液晶表示装置として、特開平4−3140
94号公報に説明がなされている。図4は、該公報の液
晶表示装置の一実施例の液晶駆動回路系を示すものであ
る。
【0004】図中、11は例えばテレビジョンチューナ
ーからのコンポジット映像信号が供給される入力端子、
12a、12bは例えばコンピュータシステムに接続さ
れてRGB映像信号、垂直同期信号V、水平同期信号H
が供給される入力端子を示す。
【0005】入力端子11から入力されたコンポジット
映像信号は、RGB信号に復調される一方、同期分離回
路14に供給され垂直同期信号V及び水平同期信号Hが
抽出される。
【0006】また、16は極性反転回路、17はタイミ
ングコントローラ、18はビデオバッファ、19は信号
ラインドライバ、20はゲートラインドライバ、21は
液晶パネルを示し、R信号、B信号、G信号は、液晶パ
ネル21に直流電圧を長時間印加することによる液晶材
料の劣化を防ぐため、極性反転回路16に供給され、タ
イミングコントローラ17から供給される所定の極性切
換タイミング信号に基づいて極性が反転される。そし
て、ビデオバッファ18を介して信号ラインドライバ1
9に入力される。
【0007】信号ラインドライバ19及びゲートライン
ドライバ20にはタイミングコントローラ17からの制
御信号に従って、例えば図5に示すように信号線及びゲ
ート線がマトリクス構成された液晶パネル21に画素電
極電圧すなわち信号電圧と、水平走査電圧を印加する。
【0008】すなわち、ゲート線G1からGmに順次、
水平走査電圧が印加されて、1水平期間の各画素の能動
素子Tがオンとされるとともに、信号線S1〜Snから
信号電圧が印加され、各画素において液晶LCが駆動さ
れる。このように、液晶パネル21の各画素が駆動さ
れ、図示しないバックライトからの透過光の透過率が画
素単位で制御されることにより液晶表示がなされる。
【0009】22は位相比較器、23は電圧制御発振
器、24は23の出力を1/N分周する1/N分周器で
あり、位相比較器22には水平同期信号Hが入力され、
1/N分周器24の出力信号との間で位相比較されて、
位相電圧が出力される。そして電圧制御発振器23で
は、供給された位相差電圧に基づいて制御された発振周
波数が出力される。
【0010】つまり、1/N分周器24におけるNが適
正に設定されていることにより、本実施例ではいわゆる
PLLループがロックした段階で、電圧制御発振器23の
出力として水平同期信号に同期したドットクロックを得
ることができる。
【0011】このように、入力された映像信号における
水平同期信号からドットクロックを生成するために位相
比較器22、電圧制御発振器23、1/N分周器24、
を設けることにより、例えばNTSC映像信号に対する
固定のドットクロック発生器等からドットクロック入力
手段を設ける必要はない。そして、映像ソースを選択可
能な液晶表示装置を実現できることになるとしている。
【0012】
【発明が解決しようとする課題】しかしながら、ディス
プレイに画像を表示するとき、映像信号に従って画像を
表示する必要がある。そのためには、再生ドットクロッ
クの周波数を、映像信号のドットクロックの周波数に合
わせなければならない。また、映像信号のドットクロッ
クの周波数と再生ドットクロックの周波数が一致して
も、両信号の位相がズレていれば画像にちらつきが発生
する。
【0013】特に、ドットクロックを再生する場合に、
ディスプレイで知りうる情報は水平同期信号のみであ
る。したがって、PLL回路のプログラマブルデバイダの
分周比が正しく設定されるという保証がない。分周比の
設定が正しくないと、再生ドットクロックを映像信号の
ドットクロックの周波数と同等に発生させることができ
ない。すなわち、映像データを取込むためのドットクロ
ックと映像信号にズレが生じる点が発生することにな
る。
【0014】また、PLL回路を用いるドットクロック再
生回路では、再生ドットクロックに時間軸上のゆらぎ
(ジッタ)が発生する。ジッタは、PLL回路のループフ
ィルタ等の時定数回路で決定され、一般に応答速度とト
レードオフの関係にあるためゼロにすることはできな
い。そのため、映像信号のドットクロックの周波数と同
等の周波数を持つ再生ドットクロックを発生させても位
相が正しくないと安定した画像の表示が難しい。
【0015】さらに、映像信号のドットクロックの周波
数と再生ドットクロックの周波数が不一致であると、調
整用信号としてドット毎に白黒が反転する反転信号を加
えた場合に、画面上に縦縞模様のモアレパターンが発生
する。具体的には、表示デバイスの画素数と映像信号の
ドット数が一致しないため、縦縞模様のモアレは、両者
の差の本数分発生する。すなわち、画像にちらつきが発
生するなどの弊害もあった。
【0016】(本発明の目的)上記課題を解決すべく、
本発明は、再生ドットクロックの周波数を映像信号のド
ットクロックの周波数に合わせる手段と、再生ドットク
ロックの位相を最適化する手段とを備えたクロック調整
回路を提供することを目的とする。
【0017】
【課題を解決するための手段】本発明のクロック調整回
路は、第1の画素と該第1の画素の1フレーム前の第2
の画素とのフレーム差分を取るフレーム差分回路と、前
記フレーム差分回路から出力されるフレーム差分データ
を絶対値化する絶対値回路と、前記絶対値回路から出力
される絶対値化データを数フレーム間巡回加算して積分
する積分回路と、前記積分回路で得られる積分データを
格納するレジスタと、前記レジスタに格納されている積
分データに基づいて映像信号のドットクロックの周波数
と再生ドットクロックの周波数との差を演算する演算回
路と、前記演算回路から出力される演算結果に基づいて
前記各周波数差がなくなるような分周比をプログラマブ
ルデバイダに入力するPLL回路と、前記PLL回路から出力
される再生ドットクロックと前記映像信号の位相差をな
くすように調整する調整回路とを具備し、前記映像信号
のドットクロックと前記再生ドットクロックとの差分デ
ータがゼロとなるように、当該PLL回路のプログラマブ
ルデバイダに分周比を入力し直すことを特徴とする。
【0018】また、本発明のクロック調整回路は、画素
の映像信号と当該画素の1フレーム前の映像信号とを差
分するフレーム差分回路と、前記フレーム差分回路の差
分結果の絶対値を求める絶対値回路と、前記絶対値回路
によって求められた絶対値を積分する積分回路と、前記
積分回路の積分結果を格納するレジスタとを、それぞれ
画素数と同数設け、さらに、前記各レジスタに格納され
ている積分結果の和を演算する演算回路と、前記演算回
路によって算出される積分結果の和がゼロになるような
分周比をプログラマブルデバイダに入力するPLL回路と
を備えることを特徴とする。
【0019】
【発明の実施の形態】本発明の実施形態におけるクロッ
ク調整回路について図1を用いて説明する。図1は、任
意の1水平ラインの画素列と本実施形態におけるクロッ
ク調整回路を表すブロック図である。クロック調整回路
は、任意の画素と該画素の1フレーム前の画素とのフレ
ーム差分を取るフレーム差分回路1と、フレーム差分回
路1から出力されるフレーム差分データを絶対値化する
絶対値回路2と、絶対値回路2から出力される絶対値化
データを数フレーム間巡回加算して積分する積分回路3
と、積分回路3で得られた積分データを格納するレジス
タ4と、レジスタ4から出力される格納データを入力し
入力信号のドットクロックと再生ドットクロックの周波
数の差を演算する演算回路であるCPUと、CPUから
出力される検出結果を分周比としてプログラマブルデバ
イダに入力するPLL回路5と、調整後のドットクロック
と映像データとの位相差を調整する調整回路6とを具備
する。
【0020】つぎに、本実施形態の動作について図1を
用いて説明する。まず、水平同期信号の周波数に応じた
所定の分周比Wを予め、PLL回路5のプログラマブルデ
バイダに設定しておく。
【0021】上記の従来技術と同様に、映像データとド
ットクロックは、別々にディスプレイ上の1ラインにn
個の画素を持つラインに出力し、1ラインの1番目の画
素から順々にN番目の画素までリアルタイムに入力され
る。
【0022】つぎに、画素mから出力される映像データ
と画素nから出力される映像データは、フレーム差分回
路1nに入力され、画素のフレーム間の差分が取られた
フレーム差分データが出力される。また、入力された映
像データは垂直同期パルス(Vパルス)の印加により、
1フレーム間ホールドされ出力される。
【0023】つぎに、フレーム差分回路1によって得ら
れたフレーム差分データは、絶対値回路2に入力され、
絶対値化された絶対値化データが出力される。絶対値化
データは、数フレーム間を巡回加算して積分する積分回
路3に入力される。さらに、積分回路3で得られたデー
タは、レジスタ4に格納される。
【0024】各々のレジスタ4に格納された格納データ
は、シフトレジスタによって、CPU等にシフトされ
る。CPUでは、各々の格納データを1番目からn番目
まで順々に演算し、1水平期間に生じる極大値の数を演
算する。
【0025】具体的には、例えば、1ラインに1024
画素あるディスプレイに対して、1ラインあたり102
4個のドットクロックが再生された場合を考える。する
と、1ライン上の任意の画素の全てとドットクロックの
関係は、図2に示す状態になる。よって、その画素の1
フレーム前の画素とのフレーム差分データはゼロとな
る。すなわち、各々のレジスタ4に格納される格納デー
タは、全てゼロである。
【0026】ここで、図2は、映像信号のドットクロッ
クの立ち上がりエッジが、映像データのほぼ中央に位置
している状態を示した図であり、斜線部は、ジッタ成分
を示している。
【0027】一方、例えば、1ラインに1024画素あ
るディスプレイに対して、1ラインあたり1023個の
ドットクロックが再生された場合を考える。すると、1
番目の画素或いは1024番目の画素とドットクロック
の関係は、上記と同様に、図2に示す状態になる。した
がって、その画素の1フレーム前の画素とのフレーム差
分データはゼロとなる。すなわち、各々のレジスタ4に
格納される格納データはゼロである。また、1番目の画
素の周辺の画素或いは、1024番目の画素の周辺の画
素とドットクロックの関係においても図2に示す状態に
なる。
【0028】しかし、1ライン上の中心である512番
目の画素及びその周辺の画素では、ドット反転した状態
になる。したがって、512番目の周辺の画素では、映
像データとドットクロックの関係が図3の状態になる。
図3の状態の場合には、画素のフレーム差分データが大
きな値になる。すなわち、レジスタ4に格納される格納
データも大きな値になる。
【0029】ここで、図3は、映像信号のドットクロッ
クの立ち上がりエッジが、映像データ間にまたがる状態
を示す図であり、斜線部は、ジッタ成分存在領域を示し
ている。
【0030】すなわち、映像信号のドットクロックの周
波数と再生ドットクロックの周波数が不一致の場合に
は、図2に示す映像データと映像信号のドットクロック
の状態と図3に示す映像データと映像信号のドットクロ
ックの状態が混在して現れる。
【0031】また、図2の状態では、各画素のフレーム
差分データは、ほぼゼロとなるため、積分回路3により
積分した結果もほぼゼロとなる。この積分結果をレジス
タ4に格納する。図3の状態では、クロックのジッタ成
分により、フレームごとにデータの読み込みができない
場合が生じる。具体的には、あるフレームではn番目の
データを取り込んだり、つぎのフレームではm+1番目
のデータを取り込むという場合が生じる。図3の状態の
場合は、フレーム差分データは大きな値となるため、積
分回路3によりそのデータを積分して、積分結果をレジ
スタ4に格納する。
【0032】実際に、映像信号のドットクロックの周波
数と再生ドットクロックとの周波数が不一致の場合に
は、1番目の画素からn番目の画素に進むにつれて、映
像データとドットクロックの関係は、図2の状態から徐
々に図3の状態へ変化し、さらには図2の状態に戻るこ
とになる。
【0033】したがって、レジスタ4に格納データの値
を端から順々にCPUによって調べて1水平走査期間に
現れる極大値の数を演算することによって、映像信号の
ドットクロックとPLL回路5とのプログラマブルデバイ
ダに設定した分周比、すなわち、演算結果Qを求めるこ
とができる。なお、上記の具体例の場合には、極大値の
数は1となる。
【0034】上記のように演算された演算結果、すなわ
ち、映像信号のドットクロックと再生ドットクロックの
差分データとがゼロとなるように、PLL回路5のプログ
ラマブルデバイダに上記分周比を入力し、上記プロセス
を再度実行する。たとえば、予めプログラマブルデバイ
ダに入力しておいた分周比をW、演算結果をQとした場
合、W+Qをプログラマブルデバイダに入力し、再度、
映像信号のドットクロックと再生ドットクロックとの差
分データを求める。
【0035】そして、2度目の演算結果がゼロであれば
映像信号のドットクロックの周波数と再生ドットクロッ
クの周波数とは一致したことになる。一方、2度目の検
出結果が1度目の検出結果よりも大きくなった場合は、
W−Qをプログラマブルデバイダへ入力する。
【0036】つぎに、調整回路6を作動させつつ、任意
の画素におけるフレーム差分データを上記のフレーム差
分データの演算と同様の演算方法により演算を行う。上
記のように、映像信号のドットクロックの周波数と再生
ドットクロックの周波数とを調整した。そのため、全て
の画素における映像信号のドットクロックと再生ドット
クロックとの位相関係は、図2の状態と図3の状態が混
在している。
【0037】したがって、調整したドットクロックと映
像信号との位相差を変化させながら、フレーム差分デー
タを演算し、演算データが最小となる点、すなわち、図
2に示す状態になるように位相を調整する。
【0038】従って、この一連の動作によって、映像信
号のドットクロックの周波数と再生ドットクロックの周
波数とを一致させるように調整される。さらに、周波数
の調整により、再生ドットクロックの位相と映像信号の
ドットクロックの位相とを合わせることができる。
【0039】また、上記クロック調整回路を用いて、液
晶ディスプレイなどの画像表示装置とともに画像表示シ
ステムを形成することもできる。画像表示システムは、
例えば、従来技術として図4に示した液晶パネル21と
本実施形態にかかるクロック調整回路を組み合わせるこ
とによって形成できる。
【0040】すなわち、本実施形態にかかるクロック調
整回路によって、ドットクロックを再生し、その再生ド
ットクロックを映像信号、同期信号H、Vと共に、液晶
パネル21に入力して、所望の表示を行うこともでき
る。
【0041】
【発明の効果】本発明のクロック調整回路は、水平同期
信号の周波数に応じた一般的な分周比をプログラマブル
デバイダに設定し、レジスタに格納したデータから再生
ドットクロックの周波数を設定することにより、ディス
プレイの映像信号に従って画像を表示することができ
る。
【0042】また、本発明のクロック調整回路は、再生
ドットクロックの周波数を設定した後、任意のレジスタ
で得られる結果によって位相比較回路を変化させ、レジ
スタの値が最小になるように、再生ドットクロックの位
相比較回路を調整することによってクロックの位相を最
適化することができる。したがって、画像に発生するち
らつきを防止できる。
【0043】さらに、映像信号のドットクロックの周波
数と再生ドットクロックの周波数を一致させることがで
きるため、調整用信号としてドット毎に白黒が反転する
反転信号を加えた場合に、画面上に従来技術では生じる
可能性のあった縦縞模様のモアレパターンの発生を抑え
ることができる。
【図面の簡単な説明】
【図1】本発明の実施形態におけるクロック調整回路で
ある。
【図2】本発明の実施形態における映像データと映像信
号のドットクロックの状態を示す図である。
【図3】本発明の実施形態における映像データと映像信
号のドットクロックの状態を示す図である。
【図4】従来技術である液晶表示装置を示すブロック図
である。
【図5】従来技術である液晶表示装置の液晶パネルの内
部構成図である。
【符号の説明】
1 フレーム差分回路 2 絶対値回路 3 積分回路 4 レジスタ 5 PLL回路 6 調整回路 11 映像信号入力端子 12a、12b RGB映像信号、垂直同期信号V、水
平同期信号Hの入力端子 14 同期分離回路 16 極性反転回路 17 タイミングコントローラ 18 ビデオバッファ 19 信号ラインドライバ 20 ゲートラインドライバ 21 液晶パネル 22 位相比較器 23 電圧制御発振器 24 1/N分周器
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G09G 3/20 G09G 3/36 G09G 5/18 H04N 5/66

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1の画素と該第1の画素の1フレーム
    前の第2の画素とのフレーム差分を取るフレーム差分回
    路と、 前記フレーム差分回路から出力されるフレーム差分デー
    タを絶対値化する絶対値回路と、 前記絶対値回路から出力される絶対値化データを数フレ
    ーム間巡回加算して積分する積分回路と、 前記積分回路で得られる積分データを格納するレジスタ
    と、 前記レジスタに格納されている積分データに基づいて映
    像信号のドットクロックの周波数と再生ドットクロック
    の周波数との差を演算する演算回路と、 前記演算回路から出力される演算結果に基づいて前記各
    周波数差がなくなるような分周比をプログラマブルデバ
    イダに入力するPLL回路と、 前記PLL回路から出力される再生ドットクロックと前記
    映像信号の位相差をなくすように調整する調整回路とを
    具備し 前記映像信号のドットクロックと前記再生ドットクロッ
    クとの差分データがゼロとなるように、当該PLL回路の
    プログラマブルデバイダに分周比を入力し直す ことを特
    徴としたクロック調整回路。
  2. 【請求項2】 前記フレーム差分回路は、映像信号を入
    力し前記フレーム差分データを出力することを特徴とす
    る請求項1記載のクロック調整回路。
  3. 【請求項3】 前記絶対値回路は、前記フレーム差分デ
    ータを入力し、絶対値化した絶対値データを出力するこ
    とを特徴とする請求項1または2記載のクロック調整回
    路。
  4. 【請求項4】 前記積分回路は、前記絶対値データを入
    力し、該絶対値化データを数フレーム間巡回加算して積
    分することを特徴とする請求項1からのうちいずれか
    1項記載のクロック調整回路。
  5. 【請求項5】 画素の映像信号と当該画素の1フレーム
    前の映像信号とを差分するフレーム差分回路と、前記フ
    レーム差分回路の差分結果の絶対値を求める絶対値回路
    と、前記絶対値回路によって求められた絶対値を積分す
    る積分回路と、前記積分回路の積分結果を格納するレジ
    スタとを、それぞれ1ラインの画素数と同数設け、 さらに、前記各レジスタに格納されている積分データに
    基づいて映像信号のドットクロックの周波数と再生ドッ
    トクロックの周波数との差を演算し演算結果に基づいて
    前記各周波数差がなくなるような分周比をプログラマブ
    ルデバイダに入力するPLL回路とを備えることを特徴と
    したクロック調整回路。
  6. 【請求項6】 請求項1からのうちいずれか1項記載
    のクロック調整回路を具備することを特徴とした画像表
    示装置。
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