JPH05204329A - 表示装置 - Google Patents

表示装置

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JPH05204329A
JPH05204329A JP4040375A JP4037592A JPH05204329A JP H05204329 A JPH05204329 A JP H05204329A JP 4040375 A JP4040375 A JP 4040375A JP 4037592 A JP4037592 A JP 4037592A JP H05204329 A JPH05204329 A JP H05204329A
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JP
Japan
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signal
video clock
video
main body
display device
Prior art date
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Pending
Application number
JP4040375A
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English (en)
Inventor
Akira Mori
昭 森
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SUGAI KIKI KK
Original Assignee
SUGAI KIKI KK
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Publication date
Application filed by SUGAI KIKI KK filed Critical SUGAI KIKI KK
Priority to JP4040375A priority Critical patent/JPH05204329A/ja
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  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

(57)【要約】 【目的】 コンピュータ等から離して使用される場合に
も、色ずれ・ドットずれを生じることがなく、高画質を
安定して維持する。 【構成】 コンピュータ等からの水平同期信号HSYNC
ビデオクロック発生手段2に与えて、この信号を比較基
準信号としてビデオクロック信号VCLOCK を作成する。
この際、遅延手段3を操作して、ビデオクロック発生手
段2に入力する水平同期信号HSYNCを適宜遅延させるこ
とにより、ビデオクロック信号VCLOCK とコンピュータ
等からのビデオ信号VR,G,B との最適なタイミング
を得て、ケーブルの延長等に伴う情報信号間の伝達速度
等の相対的なずれを修正し、色ずれやドットずれを解消
する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明はコンピュータ等の本体
装置の表示部として使用される表示装置に関し、さらに
詳細には、一つのコンピュータに複数台シリーズで接続
されるなど、コンピュータ等から遠くに離した状態で使
用される場合に特に適した薄型の表示装置に関する。
【0002】
【従来の技術】近年、コンピュータ等の情報機器や映像
機器の表示装置として、例えば、薄膜トランジスタ(T
FT)カラー液晶パネル、プラズマディスプレイ(PD
P)、エレクトロルミネセンス(EL)パネル、あるい
は白黒液晶パネル等を用いた薄型のフラットパネルディ
スプレイ(FPD)が、その薄型ゆえの必要設置スペー
スのコンパクトさ等の有利性により、急速に普及しつつ
ある。
【0003】特に、産業用途においては、装置の大型化
に伴い、表示装置を画像信号の供給源であるコンピュー
タ等の本体装置から離して、使用者にとって使い勝手の
良い場所に自由に設置したいという要請があり、この要
請に応え得るという点からも、前記フラットパネルディ
スプレイの薄型平板性はきわめて有利である。
【0004】例えば、装置の設置スペースの制約から、
コンピュータ等の本体装置の設置が所定箇所に限定され
る場合に、前記フラットパネルディスプレイのみが前記
本体装置から任意の場所へ離れて設置される場合や、あ
るいは、一台の本体装置に対して、複数のフラットパネ
ルディスプレイがシリーズで接続される場合などであ
る。
【0005】
【発明が解決しようとする課題】しかしながら、このよ
うにフラットパネルディスプレイが、コンピュータ等の
本体装置から遠くへ離なれた状態で使用される場合に
は、新たに次に述べるような問題点が生じ、その改良が
要望されていた。
【0006】すなわち、フラットパネルディスプレイ
は、ディジタル的に動作されるとともに、その画素とし
ての各ドットが、アナログ的に動作されるCRTのよう
に表示分解能としてではなく、物理的に完全に独立して
いるため、CRTに比較して色ずれに対する許容度が非
常に小さい。
【0007】したがって、コンピュータ等とフラットパ
ネルディスプレイを接続するケーブルが長いと、フラッ
トパネルディスプレイへの入力信号のタイミングがずれ
易く、色ずれやドットずれを発生して画質が低下し易
い。
【0008】特に、フラットパネルディスプレイが、コ
ンピュータ等から例えば2m〜100mという長い距離
を置いて使用される場合には、色ずれ・ドットずれの度
合いが大きく、表示された絵や文字等の画像がぼやけた
りゆがんだりするばかりか、最悪の場合には判読不可能
となってしまうなど、画質の低下が著しいという現状に
ある。
【0009】これがため、ドット型の表示装置であるフ
ラットパネルディスプレイの場合、前記ケーブルの長さ
をそれほど長くとることはできず、もしくは、多少の障
害は無視して使用されるというのが実状であり、前述し
たフラットパネルディスプレイの有利性を十分に発揮で
きなかった。
【0010】本発明は、かかる従来の問題点に鑑みてな
されたものであって、コンピュータ等から離して使用さ
れる場合にも、色ずれ・ドットずれを生じることがな
く、高画質を安定して維持することができ、しかも汎用
性に富む薄型表示装置の提供を目的とする。
【0011】
【課題を解決するための手段】すなわち、これまでは、
表示装置をコンピュータ等の本体装置から離すことによ
る画質低下の原因が、ノイズ等の外的要因であると考え
られがちであったが、本発明者が種々の試験・研究を行
って、この種の表示装置における画質の低下の主因を追
求した。その結果、主因は、前記外的要因よりも、ケー
ブルの延長に伴って、これを介して供給される情報信号
間の伝達速度等の相対的なずれにあることを突き止め、
さらには、この画質の低下原因を改善する技術を開発す
るに到ったのである。
【0012】しかして、本発明の表示装置は、コンピュ
ータ等の本体装置からのビデオ信号をサンプリングする
ビデオクロック信号を出力するビデオクロック発生手段
と、前記ビデオクロック信号を可変に遅延させる遅延手
段とを備えてなることを特徴とする。該遅延手段は、前
記本体装置から前記ビデオクロック発生手段に入力され
る水平同期信号か、または前記ビデオクロック発生手段
から出力されるクロック信号を可変に遅延させるように
構成されている。
【0013】
【作用】本発明の表示装置において、コンピュータ等の
本体装置から供給される水平同期信号をビデオクロック
発生手段に与えて、この水平同期信号を比較基準信号と
してビデオクロック信号を作成する。
【0014】この際、可変遅延回路または素子を備える
遅延手段を操作して、ビデオクロック発生手段に入力す
る水平同期信号またはビデオクロック発生手段から出力
する出力信号を適宜遅延させることにより、ビデオクロ
ック信号と本体装置から供給されるビデオ信号との最適
なタイミングを得て、ケーブル延長に起因する色ずれや
ドットずれを解消する。
【0015】すなわち、フラットパネルディスプレイの
各画素に対しての駆動は、水平同期信号を1ライン毎の
基準とするが、より具体的には、PLL(phase locked
loop)等のビデオクロック発生手段により、水平同期信
号を基準として作成するビデオクロック信号のエッジで
ビデオ信号をサンプリングする。したがって、このビデ
オクロック信号と、ビデオ信号の対応がタイミング的に
完全に一致していれば、色ずれ・ドットずれは発生しな
い。
【0016】しかしながら、コンピュータ等の本体装置
とフラットパネルディスプレイを接続するケーブルが長
い場合、例えば20mであるとすると、このケーブル内
での電子走行時間だけでも60nsecに達する。
【0017】そして、この電子走行時間は、例えば、6
40×480ドットのパネルにおいて1秒間に60コマ
の絵が描かれるとすると、一つのドットの描画時間は4
0nsec位となるので、1.5ドット分の描画時間
(走査時間)に相当することになる。しかも、現実的に
は、この走行時間に回路素子による遅延も加わるため、
そのままでは、水平同期信号ひいてはビデオクロック信
号とビデオ信号との遅延時間に不整合が出てしまい、前
記条件を保持すること、つまりビデオクロック信号とビ
デオ信号をタイミング的に完全に一致させることはきわ
めて困難である。
【0018】そこで、本発明においては、フラットパネ
ルディスプレイを駆動するに当たっては、ビデオクロッ
ク発生手段で作成されるビデオクロック信号を適宜遅延
操作することにより、このビデオクロック信号とビデオ
信号とのタイミングを最適な状態に調整する。
【0019】
【実施例】以下、本発明の実施例について、図面に基づ
いて詳細に説明する。
【0020】実施例1 本発明に係る表示装置の構成を図1に示し、該表示装置
は、具体的にはフラットパネルディスプレイ1を表示装
置本体として備えた薄型のもので、コンピュータ等の本
体装置の出力端子(図示省略)に接続されて、該本体装
置からの画像情報信号、つまり、1ラインの描画開始位
置を決める水平同期信号HSYNC、1フィールドの描画開
始位置を決める垂直同期信号VSYNC、ならびに赤
(R),緑(G),青(B)に対応するビデオ信号VR,
G,B が入力されている。
【0021】該表示装置は、前記フラットパネルディス
プレイ1のほか、ビデオクロック発生手段2と遅延手段
3を主要部として備えてなる。
【0022】フラットパネルディスプレイ1としては、
薄膜トランジスタ(TFT)カラー液晶パネル、プラズ
マディスプレイ(PDP)、エレクトロルミネセンス
(EL)パネル、あるいは白黒液晶パネル等が用いら
れ、その内部には、前記本体装置からの画像情報信号に
より駆動される駆動回路を備えている。
【0023】ビデオクロック発生手段2は、前記ビデオ
信号VR,G,B をサンプリングするビデオクロック信
号VCLOCK を発生させるもので、発振回路4、分周回路
5および位相比較回路6から構成されている。
【0024】これら発振回路4、分周回路5および位相
比較回路6は閉ループを形成しており、発振回路4から
の出力信号が分周回路5に入力されて、1ライン分のド
ット数から計算される値の分周比で分周され、さらに、
この分周された出力信号は位相比較回路6へ入力され
て、ここで比較基準信号と比較され、これら両信号の位
相が一致するように、前記発振回路4が制御される。前
記比較基準信号としては、遅延手段3を介して与えられ
る水平同期信号HSYNCが用いられる。
【0025】遅延手段3は、ビデオクロック信号V
CLOCK を可変に遅延させるもので、図示例においては、
前記ビデオクロック発生手段2の位相比較回路6の前段
に設けられており、コンピュータ等の本体装置から供給
される水平同期信号HSYNCは、この遅延手段3により適
宜遅延された後、参照入力(基準比較信号)として前記
位相比較回路6へ入力される。
【0026】前記遅延手段3は例えばDIPスイッチの
形態で、複数個(図示例では6個)の接点S1 〜S6
有する遅延回路(または素子)3aと、切替え操作によ
りこれらの接点S1 〜S6 のいずれかに接続されるスイ
ッチ素子3bとからなる。これにより、このスイッチ素
子3bで前記接点S1 〜S6 のいずれか一つを選択する
ことにより、6段階の遅延時間が適宜設定される。
【0027】7はコンピュータ等の本体装置からのビデ
オ信号VR,G,B のための信号インターフェース回路
である。
【0028】しかして、以上のように構成された表示装
置において、コンピュータ等の本体装置から送られる水
平同期信号HSYNC(図2のA参照)は、直接フラットパ
ネルディスプレイ1の駆動回路に入力されるとともに、
前記遅延手段3で適宜遅延された後、ビデオクロック発
生手段2の参照入力(図2のB参照)として位相比較回
路6へ入力される。
【0029】一方、ビデオクロック発生手段2におい
て、発振回路4は、ビデオクロック信号VCLOCK の近辺
の周波数で出力信号を発振しており、この出力信号が分
周回路5へ送られて1ライン分のドット数(例えば64
0)から計算される値の分周比に分周される。
【0030】この分周された出力信号は位相比較回路6
へ送られて、ここで前述した参照入力信号(図2のB)
と比較され、これらの位相が一致するように、前記発振
回路4が制御されて、水平同期信号HSYNCと正規な時間
関係を保つビデオクロック信号VCLOCK (図2のC参
照)が作成される。
【0031】このビデオクロック信号VCLOCK により、
ビデオ信号VR,G,B (図2のD参照)がサンプリン
グされて、フラットパネルディスプレイ1の表示画面が
連続的に描画されていく。
【0032】なお、前述した遅延手段3による遅延時間
の設定は、ユーザ側において、コンピュータ等に新規に
本発明に係る表示装置を接続する場合、該表示装置のケ
ーブル長を変更する場合、あるいはコンピュータ等の本
体装置側を変更する場合などに行い、その際、作業者が
フラットパネルディスプレイ1の表示画面上を眺めなが
ら、表示画面上の絵や字が明確になるようにディップス
イッチのスイッチ素子3bを操作して行う。
【0033】このようにして、位相のずれTd を変化さ
せることにより、発振回路4の出力信号であるビデオク
ロック信号VCLOCK (図2のC)を並行移動でき、ひい
てはビデオ信号VR,G,B (図2のD)との最適なタ
イミング関係を得ることができる。
【0034】すなわち、前記ビデオクロック信号V
CLOCK は、大もとの信号である水平同期信号HSYNCと正
規な時間関係を保ち、前記遅延手段3により参照入力信
号(図2のB)の遅延時間を適宜変化させることによ
り、水平同期信号HSYNCとビデオ信号VR,G,B の一
定の時間関係が、連続的もしくは段階的に常時安定して
得られる。
【0035】ちなみに、発振回路4、分周回路5および
位相比較回路6は閉ループを形成しているので、ドリフ
ト成分としては遅延手段3での遅延時間変化のみであ
り、通常これは無視できる値である。こうして、安定で
かつ調節可能なタイミング回路が形成される。
【0036】なお、ケーブル長によるタイミングのバラ
つきや、ビデオ信号供給源の個体差を遅延手段3での遅
延時間の設定により、自由に最適なタイミングで画像が
再生される。
【0037】実施例2 本例は図3に示し、遅延手段3の配設位置が改変された
ものである。すなわち、本例においては、遅延手段3
が、前記ビデオクロック発生手段2の発振回路4の後段
に設けられており、この発振回路4から出力される出力
信号が遅延手段3により適宜遅延できる構成とされてい
る。換言すれば、まず、水平同期信号HSYNCに完全に一
致させたビデオクロック信号VCLOCK を作っておいて、
このビデオクロック信号VCLOCK を遅延させる構成とさ
れている。その他の構成および作用は実施例1と同様で
ある。
【0038】
【発明の効果】以上詳述したように、本発明によれば、
コンピュータ等の本体装置からのビデオ信号をサンプリ
ングするビデオクロック信号を出力するビデオクロック
発生手段と、前記ビデオクロック信号を可変に遅延させ
る遅延手段とを備えてなるから、ケーブルの延長(例え
ば2m〜100m以上)に伴って、これを介して供給さ
れる情報信号間の伝達速度等に相対的なずれが生じて
も、ビデオクロック発生手段で作成されるビデオクロッ
ク信号を適宜遅延操作することにより、このビデオクロ
ック信号とビデオ信号とのタイミングを最適な状態に調
整することができる。これにより、色ずれ・ドットずれ
を生じることがなく、高画質を安定して維持することが
できる。
【0039】したがって、装置の設置スペースの制約か
ら、フラットパネルディスプレイのみをコンピュータ等
の本体装置から離して設置したり、一台の本体装置に対
して、複数のフラットパネルディスプレイをシリーズで
接続することなどが可能となり、フラットパネルディス
プレイの有利性を有効に発揮することができる。
【0040】例えば、図4に示すように、一台のコンピ
ュータ10に対して、本発明の表示装置(フラットパネ
ルディスプレイ)11a,11b,11c,…が複数台
シリーズで接続される場合でも、遅延手段により、各フ
ラットパネルディスプレイ11a,11b,11c,…
に入力されるビデオクロック信号の遅延時間Ta
b ,Tc …を適宜選択することにより、各フラットパ
ネルディスプレイ11a,11b,11c,…とも良好
な画面を得ることが可能となる。
【0041】また、パーソナルコンピュータ等の固体差
にも有効に対応でき、しかも、アナログCRT端子の使
用が可能であるため、アナロクCRT端子のみしか持た
ないパソコンにも適用可能で、汎用性に富む。
【0042】さらに、各種のコンピュータの画像情報を
そのまま表示するので、表示ターミナル形式のものと違
って、特別な表示ソフトが不要である。
【図面の簡単な説明】
【図1】本発明の実施例1である表示装置の構成を示す
ブロック図である。
【図2】同表示装置における各信号の関係を示すタイミ
ング図である。
【図3】本発明の実施例2である表示装置の構成を示す
ブロック図である。
【図4】一台のコンピュータに対して、複数のフラット
パネルディスプレイがシリーズで接続する場合を示す概
略図である。
【符号の説明】
1 フラットパネルディスプレイ 2 ビデオクロック発生手段 3 遅延手段 3a 遅延回路(または素子) 3b スイッチ素子 4 発振回路 5 分周回路 6 位相比較回路 7 ビデオ信号インターフェース回路 S1 〜S6 接点 HSYNC 水平同期信号 VSYNC 垂直同期信号 VCLOCK ビデオクロック信号 VR,G,B ビデオ信号

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 コンピュータ等の本体装置の出力端子に
    接続されて、該本体装置からの画像情報信号により表示
    駆動するものであって、 前記本体装置からのビデオ信号をサンプリングするビデ
    オクロック信号を出力するビデオクロック発生手段と、 前記ビデオクロック信号を可変に遅延させる遅延手段と
    を備えてなることを特徴とする表示装置。
  2. 【請求項2】 駆動回路を備える表示装置本体が薄板状
    のフラットパネルディスプレイである請求項1に記載の
    表示装置。
  3. 【請求項3】 前記遅延手段は、前記本体装置から前記
    ビデオクロック発生手段に入力される水平同期信号を可
    変に遅延させるように構成されている請求項1に記載の
    表示装置。
  4. 【請求項4】 前記遅延手段は、前記ビデオクロック発
    生手段から出力される出力信号を可変に遅延させるよう
    に構成されている請求項1に記載の表示装置。
  5. 【請求項5】 前記ビデオクロック手段は、発振回路、
    分周回路および位相比較回路から構成され、該位相比較
    回路には、前記本体装置から供給される水平同期信号が
    比較基準信号として入力される請求項1に記載の表示装
    置。
JP4040375A 1992-01-29 1992-01-29 表示装置 Pending JPH05204329A (ja)

Priority Applications (1)

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JP4040375A JPH05204329A (ja) 1992-01-29 1992-01-29 表示装置

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JP4040375A JPH05204329A (ja) 1992-01-29 1992-01-29 表示装置

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JP4040375A Pending JPH05204329A (ja) 1992-01-29 1992-01-29 表示装置

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JP (1) JPH05204329A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936678A (en) * 1995-06-16 1999-08-10 Seiko Epson Corporation Video signal processing device, information processing system, and video signal processing method
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JP2008145902A (ja) * 2006-12-13 2008-06-26 Hitachi Ltd マルチスクリーン表示装置

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Effective date: 20001114