JPH05204329A - 表示装置 - Google Patents
表示装置Info
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- JPH05204329A JPH05204329A JP4040375A JP4037592A JPH05204329A JP H05204329 A JPH05204329 A JP H05204329A JP 4040375 A JP4040375 A JP 4040375A JP 4037592 A JP4037592 A JP 4037592A JP H05204329 A JPH05204329 A JP H05204329A
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- signal
- video clock
- video
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 コンピュータ等から離して使用される場合に
も、色ずれ・ドットずれを生じることがなく、高画質を
安定して維持する。 【構成】 コンピュータ等からの水平同期信号ＨSYNCを
ビデオクロック発生手段２に与えて、この信号を比較基
準信号としてビデオクロック信号ＶCLOCK を作成する。
この際、遅延手段３を操作して、ビデオクロック発生手
段２に入力する水平同期信号ＨSYNCを適宜遅延させるこ
とにより、ビデオクロック信号ＶCLOCK とコンピュータ
等からのビデオ信号ＶR,ＶG,ＶB との最適なタイミング
を得て、ケーブルの延長等に伴う情報信号間の伝達速度
等の相対的なずれを修正し、色ずれやドットずれを解消
する。
も、色ずれ・ドットずれを生じることがなく、高画質を
安定して維持する。 【構成】 コンピュータ等からの水平同期信号ＨSYNCを
ビデオクロック発生手段２に与えて、この信号を比較基
準信号としてビデオクロック信号ＶCLOCK を作成する。
この際、遅延手段３を操作して、ビデオクロック発生手
段２に入力する水平同期信号ＨSYNCを適宜遅延させるこ
とにより、ビデオクロック信号ＶCLOCK とコンピュータ
等からのビデオ信号ＶR,ＶG,ＶB との最適なタイミング
を得て、ケーブルの延長等に伴う情報信号間の伝達速度
等の相対的なずれを修正し、色ずれやドットずれを解消
する。
Description
【０００１】
【産業上の利用分野】この発明はコンピュータ等の本体
装置の表示部として使用される表示装置に関し、さらに
詳細には、一つのコンピュータに複数台シリーズで接続
されるなど、コンピュータ等から遠くに離した状態で使
用される場合に特に適した薄型の表示装置に関する。
装置の表示部として使用される表示装置に関し、さらに
詳細には、一つのコンピュータに複数台シリーズで接続
されるなど、コンピュータ等から遠くに離した状態で使
用される場合に特に適した薄型の表示装置に関する。
【０００２】
【従来の技術】近年、コンピュータ等の情報機器や映像
機器の表示装置として、例えば、薄膜トランジスタ（Ｔ
ＦＴ）カラー液晶パネル、プラズマディスプレイ（ＰＤ
Ｐ）、エレクトロルミネセンス（ＥＬ）パネル、あるい
は白黒液晶パネル等を用いた薄型のフラットパネルディ
スプレイ（ＦＰＤ）が、その薄型ゆえの必要設置スペー
スのコンパクトさ等の有利性により、急速に普及しつつ
ある。
機器の表示装置として、例えば、薄膜トランジスタ（Ｔ
ＦＴ）カラー液晶パネル、プラズマディスプレイ（ＰＤ
Ｐ）、エレクトロルミネセンス（ＥＬ）パネル、あるい
は白黒液晶パネル等を用いた薄型のフラットパネルディ
スプレイ（ＦＰＤ）が、その薄型ゆえの必要設置スペー
スのコンパクトさ等の有利性により、急速に普及しつつ
ある。
【０００３】特に、産業用途においては、装置の大型化
に伴い、表示装置を画像信号の供給源であるコンピュー
タ等の本体装置から離して、使用者にとって使い勝手の
良い場所に自由に設置したいという要請があり、この要
請に応え得るという点からも、前記フラットパネルディ
スプレイの薄型平板性はきわめて有利である。
に伴い、表示装置を画像信号の供給源であるコンピュー
タ等の本体装置から離して、使用者にとって使い勝手の
良い場所に自由に設置したいという要請があり、この要
請に応え得るという点からも、前記フラットパネルディ
スプレイの薄型平板性はきわめて有利である。
【０００４】例えば、装置の設置スペースの制約から、
コンピュータ等の本体装置の設置が所定箇所に限定され
る場合に、前記フラットパネルディスプレイのみが前記
本体装置から任意の場所へ離れて設置される場合や、あ
るいは、一台の本体装置に対して、複数のフラットパネ
ルディスプレイがシリーズで接続される場合などであ
る。
コンピュータ等の本体装置の設置が所定箇所に限定され
る場合に、前記フラットパネルディスプレイのみが前記
本体装置から任意の場所へ離れて設置される場合や、あ
るいは、一台の本体装置に対して、複数のフラットパネ
ルディスプレイがシリーズで接続される場合などであ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うにフラットパネルディスプレイが、コンピュータ等の
本体装置から遠くへ離なれた状態で使用される場合に
は、新たに次に述べるような問題点が生じ、その改良が
要望されていた。
うにフラットパネルディスプレイが、コンピュータ等の
本体装置から遠くへ離なれた状態で使用される場合に
は、新たに次に述べるような問題点が生じ、その改良が
要望されていた。
【０００６】すなわち、フラットパネルディスプレイ
は、ディジタル的に動作されるとともに、その画素とし
ての各ドットが、アナログ的に動作されるＣＲＴのよう
に表示分解能としてではなく、物理的に完全に独立して
いるため、ＣＲＴに比較して色ずれに対する許容度が非
常に小さい。
は、ディジタル的に動作されるとともに、その画素とし
ての各ドットが、アナログ的に動作されるＣＲＴのよう
に表示分解能としてではなく、物理的に完全に独立して
いるため、ＣＲＴに比較して色ずれに対する許容度が非
常に小さい。
【０００７】したがって、コンピュータ等とフラットパ
ネルディスプレイを接続するケーブルが長いと、フラッ
トパネルディスプレイへの入力信号のタイミングがずれ
易く、色ずれやドットずれを発生して画質が低下し易
い。
ネルディスプレイを接続するケーブルが長いと、フラッ
トパネルディスプレイへの入力信号のタイミングがずれ
易く、色ずれやドットずれを発生して画質が低下し易
い。
【０００８】特に、フラットパネルディスプレイが、コ
ンピュータ等から例えば２ｍ〜１００ｍという長い距離
を置いて使用される場合には、色ずれ・ドットずれの度
合いが大きく、表示された絵や文字等の画像がぼやけた
りゆがんだりするばかりか、最悪の場合には判読不可能
となってしまうなど、画質の低下が著しいという現状に
ある。
ンピュータ等から例えば２ｍ〜１００ｍという長い距離
を置いて使用される場合には、色ずれ・ドットずれの度
合いが大きく、表示された絵や文字等の画像がぼやけた
りゆがんだりするばかりか、最悪の場合には判読不可能
となってしまうなど、画質の低下が著しいという現状に
ある。
【０００９】これがため、ドット型の表示装置であるフ
ラットパネルディスプレイの場合、前記ケーブルの長さ
をそれほど長くとることはできず、もしくは、多少の障
害は無視して使用されるというのが実状であり、前述し
たフラットパネルディスプレイの有利性を十分に発揮で
きなかった。
ラットパネルディスプレイの場合、前記ケーブルの長さ
をそれほど長くとることはできず、もしくは、多少の障
害は無視して使用されるというのが実状であり、前述し
たフラットパネルディスプレイの有利性を十分に発揮で
きなかった。
【００１０】本発明は、かかる従来の問題点に鑑みてな
されたものであって、コンピュータ等から離して使用さ
れる場合にも、色ずれ・ドットずれを生じることがな
く、高画質を安定して維持することができ、しかも汎用
性に富む薄型表示装置の提供を目的とする。
されたものであって、コンピュータ等から離して使用さ
れる場合にも、色ずれ・ドットずれを生じることがな
く、高画質を安定して維持することができ、しかも汎用
性に富む薄型表示装置の提供を目的とする。
【００１１】
【課題を解決するための手段】すなわち、これまでは、
表示装置をコンピュータ等の本体装置から離すことによ
る画質低下の原因が、ノイズ等の外的要因であると考え
られがちであったが、本発明者が種々の試験・研究を行
って、この種の表示装置における画質の低下の主因を追
求した。その結果、主因は、前記外的要因よりも、ケー
ブルの延長に伴って、これを介して供給される情報信号
間の伝達速度等の相対的なずれにあることを突き止め、
さらには、この画質の低下原因を改善する技術を開発す
るに到ったのである。
表示装置をコンピュータ等の本体装置から離すことによ
る画質低下の原因が、ノイズ等の外的要因であると考え
られがちであったが、本発明者が種々の試験・研究を行
って、この種の表示装置における画質の低下の主因を追
求した。その結果、主因は、前記外的要因よりも、ケー
ブルの延長に伴って、これを介して供給される情報信号
間の伝達速度等の相対的なずれにあることを突き止め、
さらには、この画質の低下原因を改善する技術を開発す
るに到ったのである。
【００１２】しかして、本発明の表示装置は、コンピュ
ータ等の本体装置からのビデオ信号をサンプリングする
ビデオクロック信号を出力するビデオクロック発生手段
と、前記ビデオクロック信号を可変に遅延させる遅延手
段とを備えてなることを特徴とする。該遅延手段は、前
記本体装置から前記ビデオクロック発生手段に入力され
る水平同期信号か、または前記ビデオクロック発生手段
から出力されるクロック信号を可変に遅延させるように
構成されている。
ータ等の本体装置からのビデオ信号をサンプリングする
ビデオクロック信号を出力するビデオクロック発生手段
と、前記ビデオクロック信号を可変に遅延させる遅延手
段とを備えてなることを特徴とする。該遅延手段は、前
記本体装置から前記ビデオクロック発生手段に入力され
る水平同期信号か、または前記ビデオクロック発生手段
から出力されるクロック信号を可変に遅延させるように
構成されている。
【００１３】
【作用】本発明の表示装置において、コンピュータ等の
本体装置から供給される水平同期信号をビデオクロック
発生手段に与えて、この水平同期信号を比較基準信号と
してビデオクロック信号を作成する。
本体装置から供給される水平同期信号をビデオクロック
発生手段に与えて、この水平同期信号を比較基準信号と
してビデオクロック信号を作成する。
【００１４】この際、可変遅延回路または素子を備える
遅延手段を操作して、ビデオクロック発生手段に入力す
る水平同期信号またはビデオクロック発生手段から出力
する出力信号を適宜遅延させることにより、ビデオクロ
ック信号と本体装置から供給されるビデオ信号との最適
なタイミングを得て、ケーブル延長に起因する色ずれや
ドットずれを解消する。
遅延手段を操作して、ビデオクロック発生手段に入力す
る水平同期信号またはビデオクロック発生手段から出力
する出力信号を適宜遅延させることにより、ビデオクロ
ック信号と本体装置から供給されるビデオ信号との最適
なタイミングを得て、ケーブル延長に起因する色ずれや
ドットずれを解消する。
【００１５】すなわち、フラットパネルディスプレイの
各画素に対しての駆動は、水平同期信号を１ライン毎の
基準とするが、より具体的には、ＰＬＬ（phase locked
loop)等のビデオクロック発生手段により、水平同期信
号を基準として作成するビデオクロック信号のエッジで
ビデオ信号をサンプリングする。したがって、このビデ
オクロック信号と、ビデオ信号の対応がタイミング的に
完全に一致していれば、色ずれ・ドットずれは発生しな
い。
各画素に対しての駆動は、水平同期信号を１ライン毎の
基準とするが、より具体的には、ＰＬＬ（phase locked
loop)等のビデオクロック発生手段により、水平同期信
号を基準として作成するビデオクロック信号のエッジで
ビデオ信号をサンプリングする。したがって、このビデ
オクロック信号と、ビデオ信号の対応がタイミング的に
完全に一致していれば、色ずれ・ドットずれは発生しな
い。
【００１６】しかしながら、コンピュータ等の本体装置
とフラットパネルディスプレイを接続するケーブルが長
い場合、例えば２０ｍであるとすると、このケーブル内
での電子走行時間だけでも６０ｎｓｅｃに達する。
とフラットパネルディスプレイを接続するケーブルが長
い場合、例えば２０ｍであるとすると、このケーブル内
での電子走行時間だけでも６０ｎｓｅｃに達する。
【００１７】そして、この電子走行時間は、例えば、６
４０×４８０ドットのパネルにおいて１秒間に６０コマ
の絵が描かれるとすると、一つのドットの描画時間は４
０ｎｓｅｃ位となるので、１．５ドット分の描画時間
（走査時間）に相当することになる。しかも、現実的に
は、この走行時間に回路素子による遅延も加わるため、
そのままでは、水平同期信号ひいてはビデオクロック信
号とビデオ信号との遅延時間に不整合が出てしまい、前
記条件を保持すること、つまりビデオクロック信号とビ
デオ信号をタイミング的に完全に一致させることはきわ
めて困難である。
４０×４８０ドットのパネルにおいて１秒間に６０コマ
の絵が描かれるとすると、一つのドットの描画時間は４
０ｎｓｅｃ位となるので、１．５ドット分の描画時間
（走査時間）に相当することになる。しかも、現実的に
は、この走行時間に回路素子による遅延も加わるため、
そのままでは、水平同期信号ひいてはビデオクロック信
号とビデオ信号との遅延時間に不整合が出てしまい、前
記条件を保持すること、つまりビデオクロック信号とビ
デオ信号をタイミング的に完全に一致させることはきわ
めて困難である。
【００１８】そこで、本発明においては、フラットパネ
ルディスプレイを駆動するに当たっては、ビデオクロッ
ク発生手段で作成されるビデオクロック信号を適宜遅延
操作することにより、このビデオクロック信号とビデオ
信号とのタイミングを最適な状態に調整する。
ルディスプレイを駆動するに当たっては、ビデオクロッ
ク発生手段で作成されるビデオクロック信号を適宜遅延
操作することにより、このビデオクロック信号とビデオ
信号とのタイミングを最適な状態に調整する。
【００１９】
【実施例】以下、本発明の実施例について、図面に基づ
いて詳細に説明する。
いて詳細に説明する。
【００２０】実施例１ 本発明に係る表示装置の構成を図１に示し、該表示装置
は、具体的にはフラットパネルディスプレイ１を表示装
置本体として備えた薄型のもので、コンピュータ等の本
体装置の出力端子（図示省略）に接続されて、該本体装
置からの画像情報信号、つまり、１ラインの描画開始位
置を決める水平同期信号ＨSYNC、１フィールドの描画開
始位置を決める垂直同期信号ＶSYNC、ならびに赤
（Ｒ），緑（Ｇ），青（Ｂ）に対応するビデオ信号ＶR,
ＶG,ＶB が入力されている。
は、具体的にはフラットパネルディスプレイ１を表示装
置本体として備えた薄型のもので、コンピュータ等の本
体装置の出力端子（図示省略）に接続されて、該本体装
置からの画像情報信号、つまり、１ラインの描画開始位
置を決める水平同期信号ＨSYNC、１フィールドの描画開
始位置を決める垂直同期信号ＶSYNC、ならびに赤
（Ｒ），緑（Ｇ），青（Ｂ）に対応するビデオ信号ＶR,
ＶG,ＶB が入力されている。
【００２１】該表示装置は、前記フラットパネルディス
プレイ１のほか、ビデオクロック発生手段２と遅延手段
３を主要部として備えてなる。
プレイ１のほか、ビデオクロック発生手段２と遅延手段
３を主要部として備えてなる。
【００２２】フラットパネルディスプレイ１としては、
薄膜トランジスタ（ＴＦＴ）カラー液晶パネル、プラズ
マディスプレイ（ＰＤＰ）、エレクトロルミネセンス
（ＥＬ）パネル、あるいは白黒液晶パネル等が用いら
れ、その内部には、前記本体装置からの画像情報信号に
より駆動される駆動回路を備えている。
薄膜トランジスタ（ＴＦＴ）カラー液晶パネル、プラズ
マディスプレイ（ＰＤＰ）、エレクトロルミネセンス
（ＥＬ）パネル、あるいは白黒液晶パネル等が用いら
れ、その内部には、前記本体装置からの画像情報信号に
より駆動される駆動回路を備えている。
【００２３】ビデオクロック発生手段２は、前記ビデオ
信号ＶR,ＶG,ＶB をサンプリングするビデオクロック信
号ＶCLOCK を発生させるもので、発振回路４、分周回路
５および位相比較回路６から構成されている。
信号ＶR,ＶG,ＶB をサンプリングするビデオクロック信
号ＶCLOCK を発生させるもので、発振回路４、分周回路
５および位相比較回路６から構成されている。
【００２４】これら発振回路４、分周回路５および位相
比較回路６は閉ループを形成しており、発振回路４から
の出力信号が分周回路５に入力されて、１ライン分のド
ット数から計算される値の分周比で分周され、さらに、
この分周された出力信号は位相比較回路６へ入力され
て、ここで比較基準信号と比較され、これら両信号の位
相が一致するように、前記発振回路４が制御される。前
記比較基準信号としては、遅延手段３を介して与えられ
る水平同期信号ＨSYNCが用いられる。
比較回路６は閉ループを形成しており、発振回路４から
の出力信号が分周回路５に入力されて、１ライン分のド
ット数から計算される値の分周比で分周され、さらに、
この分周された出力信号は位相比較回路６へ入力され
て、ここで比較基準信号と比較され、これら両信号の位
相が一致するように、前記発振回路４が制御される。前
記比較基準信号としては、遅延手段３を介して与えられ
る水平同期信号ＨSYNCが用いられる。
【００２５】遅延手段３は、ビデオクロック信号Ｖ
CLOCK を可変に遅延させるもので、図示例においては、
前記ビデオクロック発生手段２の位相比較回路６の前段
に設けられており、コンピュータ等の本体装置から供給
される水平同期信号ＨSYNCは、この遅延手段３により適
宜遅延された後、参照入力（基準比較信号）として前記
位相比較回路６へ入力される。
CLOCK を可変に遅延させるもので、図示例においては、
前記ビデオクロック発生手段２の位相比較回路６の前段
に設けられており、コンピュータ等の本体装置から供給
される水平同期信号ＨSYNCは、この遅延手段３により適
宜遅延された後、参照入力（基準比較信号）として前記
位相比較回路６へ入力される。
【００２６】前記遅延手段３は例えばＤＩＰスイッチの
形態で、複数個（図示例では６個）の接点Ｓ1 〜Ｓ6 を
有する遅延回路（または素子）３ａと、切替え操作によ
りこれらの接点Ｓ1 〜Ｓ6 のいずれかに接続されるスイ
ッチ素子３ｂとからなる。これにより、このスイッチ素
子３ｂで前記接点Ｓ1 〜Ｓ6 のいずれか一つを選択する
ことにより、６段階の遅延時間が適宜設定される。
形態で、複数個（図示例では６個）の接点Ｓ1 〜Ｓ6 を
有する遅延回路（または素子）３ａと、切替え操作によ
りこれらの接点Ｓ1 〜Ｓ6 のいずれかに接続されるスイ
ッチ素子３ｂとからなる。これにより、このスイッチ素
子３ｂで前記接点Ｓ1 〜Ｓ6 のいずれか一つを選択する
ことにより、６段階の遅延時間が適宜設定される。
【００２７】７はコンピュータ等の本体装置からのビデ
オ信号ＶR,ＶG,ＶB のための信号インターフェース回路
である。
オ信号ＶR,ＶG,ＶB のための信号インターフェース回路
である。
【００２８】しかして、以上のように構成された表示装
置において、コンピュータ等の本体装置から送られる水
平同期信号ＨSYNC（図２のＡ参照）は、直接フラットパ
ネルディスプレイ１の駆動回路に入力されるとともに、
前記遅延手段３で適宜遅延された後、ビデオクロック発
生手段２の参照入力（図２のＢ参照）として位相比較回
路６へ入力される。
置において、コンピュータ等の本体装置から送られる水
平同期信号ＨSYNC（図２のＡ参照）は、直接フラットパ
ネルディスプレイ１の駆動回路に入力されるとともに、
前記遅延手段３で適宜遅延された後、ビデオクロック発
生手段２の参照入力（図２のＢ参照）として位相比較回
路６へ入力される。
【００２９】一方、ビデオクロック発生手段２におい
て、発振回路４は、ビデオクロック信号ＶCLOCK の近辺
の周波数で出力信号を発振しており、この出力信号が分
周回路５へ送られて１ライン分のドット数（例えば６４
０）から計算される値の分周比に分周される。
て、発振回路４は、ビデオクロック信号ＶCLOCK の近辺
の周波数で出力信号を発振しており、この出力信号が分
周回路５へ送られて１ライン分のドット数（例えば６４
０）から計算される値の分周比に分周される。
【００３０】この分周された出力信号は位相比較回路６
へ送られて、ここで前述した参照入力信号（図２のＢ）
と比較され、これらの位相が一致するように、前記発振
回路４が制御されて、水平同期信号ＨSYNCと正規な時間
関係を保つビデオクロック信号ＶCLOCK （図２のＣ参
照）が作成される。
へ送られて、ここで前述した参照入力信号（図２のＢ）
と比較され、これらの位相が一致するように、前記発振
回路４が制御されて、水平同期信号ＨSYNCと正規な時間
関係を保つビデオクロック信号ＶCLOCK （図２のＣ参
照）が作成される。
【００３１】このビデオクロック信号ＶCLOCK により、
ビデオ信号ＶR,ＶG,ＶB （図２のＤ参照）がサンプリン
グされて、フラットパネルディスプレイ１の表示画面が
連続的に描画されていく。
ビデオ信号ＶR,ＶG,ＶB （図２のＤ参照）がサンプリン
グされて、フラットパネルディスプレイ１の表示画面が
連続的に描画されていく。
【００３２】なお、前述した遅延手段３による遅延時間
の設定は、ユーザ側において、コンピュータ等に新規に
本発明に係る表示装置を接続する場合、該表示装置のケ
ーブル長を変更する場合、あるいはコンピュータ等の本
体装置側を変更する場合などに行い、その際、作業者が
フラットパネルディスプレイ１の表示画面上を眺めなが
ら、表示画面上の絵や字が明確になるようにディップス
イッチのスイッチ素子３ｂを操作して行う。
の設定は、ユーザ側において、コンピュータ等に新規に
本発明に係る表示装置を接続する場合、該表示装置のケ
ーブル長を変更する場合、あるいはコンピュータ等の本
体装置側を変更する場合などに行い、その際、作業者が
フラットパネルディスプレイ１の表示画面上を眺めなが
ら、表示画面上の絵や字が明確になるようにディップス
イッチのスイッチ素子３ｂを操作して行う。
【００３３】このようにして、位相のずれＴd を変化さ
せることにより、発振回路４の出力信号であるビデオク
ロック信号ＶCLOCK （図２のＣ）を並行移動でき、ひい
てはビデオ信号ＶR,ＶG,ＶB （図２のＤ）との最適なタ
イミング関係を得ることができる。
せることにより、発振回路４の出力信号であるビデオク
ロック信号ＶCLOCK （図２のＣ）を並行移動でき、ひい
てはビデオ信号ＶR,ＶG,ＶB （図２のＤ）との最適なタ
イミング関係を得ることができる。
【００３４】すなわち、前記ビデオクロック信号Ｖ
CLOCK は、大もとの信号である水平同期信号ＨSYNCと正
規な時間関係を保ち、前記遅延手段３により参照入力信
号（図２のＢ）の遅延時間を適宜変化させることによ
り、水平同期信号ＨSYNCとビデオ信号ＶR,ＶG,ＶB の一
定の時間関係が、連続的もしくは段階的に常時安定して
得られる。
CLOCK は、大もとの信号である水平同期信号ＨSYNCと正
規な時間関係を保ち、前記遅延手段３により参照入力信
号（図２のＢ）の遅延時間を適宜変化させることによ
り、水平同期信号ＨSYNCとビデオ信号ＶR,ＶG,ＶB の一
定の時間関係が、連続的もしくは段階的に常時安定して
得られる。
【００３５】ちなみに、発振回路４、分周回路５および
位相比較回路６は閉ループを形成しているので、ドリフ
ト成分としては遅延手段３での遅延時間変化のみであ
り、通常これは無視できる値である。こうして、安定で
かつ調節可能なタイミング回路が形成される。
位相比較回路６は閉ループを形成しているので、ドリフ
ト成分としては遅延手段３での遅延時間変化のみであ
り、通常これは無視できる値である。こうして、安定で
かつ調節可能なタイミング回路が形成される。
【００３６】なお、ケーブル長によるタイミングのバラ
つきや、ビデオ信号供給源の個体差を遅延手段３での遅
延時間の設定により、自由に最適なタイミングで画像が
再生される。
つきや、ビデオ信号供給源の個体差を遅延手段３での遅
延時間の設定により、自由に最適なタイミングで画像が
再生される。
【００３７】実施例２ 本例は図３に示し、遅延手段３の配設位置が改変された
ものである。すなわち、本例においては、遅延手段３
が、前記ビデオクロック発生手段２の発振回路４の後段
に設けられており、この発振回路４から出力される出力
信号が遅延手段３により適宜遅延できる構成とされてい
る。換言すれば、まず、水平同期信号ＨSYNCに完全に一
致させたビデオクロック信号ＶCLOCK を作っておいて、
このビデオクロック信号ＶCLOCK を遅延させる構成とさ
れている。その他の構成および作用は実施例１と同様で
ある。
ものである。すなわち、本例においては、遅延手段３
が、前記ビデオクロック発生手段２の発振回路４の後段
に設けられており、この発振回路４から出力される出力
信号が遅延手段３により適宜遅延できる構成とされてい
る。換言すれば、まず、水平同期信号ＨSYNCに完全に一
致させたビデオクロック信号ＶCLOCK を作っておいて、
このビデオクロック信号ＶCLOCK を遅延させる構成とさ
れている。その他の構成および作用は実施例１と同様で
ある。
【００３８】
【発明の効果】以上詳述したように、本発明によれば、
コンピュータ等の本体装置からのビデオ信号をサンプリ
ングするビデオクロック信号を出力するビデオクロック
発生手段と、前記ビデオクロック信号を可変に遅延させ
る遅延手段とを備えてなるから、ケーブルの延長（例え
ば２ｍ〜１００ｍ以上）に伴って、これを介して供給さ
れる情報信号間の伝達速度等に相対的なずれが生じて
も、ビデオクロック発生手段で作成されるビデオクロッ
ク信号を適宜遅延操作することにより、このビデオクロ
ック信号とビデオ信号とのタイミングを最適な状態に調
整することができる。これにより、色ずれ・ドットずれ
を生じることがなく、高画質を安定して維持することが
できる。
コンピュータ等の本体装置からのビデオ信号をサンプリ
ングするビデオクロック信号を出力するビデオクロック
発生手段と、前記ビデオクロック信号を可変に遅延させ
る遅延手段とを備えてなるから、ケーブルの延長（例え
ば２ｍ〜１００ｍ以上）に伴って、これを介して供給さ
れる情報信号間の伝達速度等に相対的なずれが生じて
も、ビデオクロック発生手段で作成されるビデオクロッ
ク信号を適宜遅延操作することにより、このビデオクロ
ック信号とビデオ信号とのタイミングを最適な状態に調
整することができる。これにより、色ずれ・ドットずれ
を生じることがなく、高画質を安定して維持することが
できる。
【００３９】したがって、装置の設置スペースの制約か
ら、フラットパネルディスプレイのみをコンピュータ等
の本体装置から離して設置したり、一台の本体装置に対
して、複数のフラットパネルディスプレイをシリーズで
接続することなどが可能となり、フラットパネルディス
プレイの有利性を有効に発揮することができる。
ら、フラットパネルディスプレイのみをコンピュータ等
の本体装置から離して設置したり、一台の本体装置に対
して、複数のフラットパネルディスプレイをシリーズで
接続することなどが可能となり、フラットパネルディス
プレイの有利性を有効に発揮することができる。
【００４０】例えば、図４に示すように、一台のコンピ
ュータ１０に対して、本発明の表示装置（フラットパネ
ルディスプレイ）１１ａ，１１ｂ，１１ｃ，…が複数台
シリーズで接続される場合でも、遅延手段により、各フ
ラットパネルディスプレイ１１ａ，１１ｂ，１１ｃ，…
に入力されるビデオクロック信号の遅延時間Ｔa ，
Ｔb ，Ｔc …を適宜選択することにより、各フラットパ
ネルディスプレイ１１ａ，１１ｂ，１１ｃ，…とも良好
な画面を得ることが可能となる。
ュータ１０に対して、本発明の表示装置（フラットパネ
ルディスプレイ）１１ａ，１１ｂ，１１ｃ，…が複数台
シリーズで接続される場合でも、遅延手段により、各フ
ラットパネルディスプレイ１１ａ，１１ｂ，１１ｃ，…
に入力されるビデオクロック信号の遅延時間Ｔa ，
Ｔb ，Ｔc …を適宜選択することにより、各フラットパ
ネルディスプレイ１１ａ，１１ｂ，１１ｃ，…とも良好
な画面を得ることが可能となる。
【００４１】また、パーソナルコンピュータ等の固体差
にも有効に対応でき、しかも、アナログＣＲＴ端子の使
用が可能であるため、アナロクＣＲＴ端子のみしか持た
ないパソコンにも適用可能で、汎用性に富む。
にも有効に対応でき、しかも、アナログＣＲＴ端子の使
用が可能であるため、アナロクＣＲＴ端子のみしか持た
ないパソコンにも適用可能で、汎用性に富む。
【００４２】さらに、各種のコンピュータの画像情報を
そのまま表示するので、表示ターミナル形式のものと違
って、特別な表示ソフトが不要である。
そのまま表示するので、表示ターミナル形式のものと違
って、特別な表示ソフトが不要である。
【図１】本発明の実施例１である表示装置の構成を示す
ブロック図である。
ブロック図である。
【図２】同表示装置における各信号の関係を示すタイミ
ング図である。
ング図である。
【図３】本発明の実施例２である表示装置の構成を示す
ブロック図である。
ブロック図である。
【図４】一台のコンピュータに対して、複数のフラット
パネルディスプレイがシリーズで接続する場合を示す概
略図である。
パネルディスプレイがシリーズで接続する場合を示す概
略図である。
１ フラットパネルディスプレイ ２ ビデオクロック発生手段 ３ 遅延手段 ３ａ 遅延回路（または素子） ３ｂ スイッチ素子 ４ 発振回路 ５ 分周回路 ６ 位相比較回路 ７ ビデオ信号インターフェース回路 Ｓ1 〜Ｓ6 接点 ＨSYNC 水平同期信号 ＶSYNC 垂直同期信号 ＶCLOCK ビデオクロック信号 ＶR,ＶG,ＶB ビデオ信号
Claims (5)
- 【請求項１】 コンピュータ等の本体装置の出力端子に
接続されて、該本体装置からの画像情報信号により表示
駆動するものであって、 前記本体装置からのビデオ信号をサンプリングするビデ
オクロック信号を出力するビデオクロック発生手段と、 前記ビデオクロック信号を可変に遅延させる遅延手段と
を備えてなることを特徴とする表示装置。 - 【請求項２】 駆動回路を備える表示装置本体が薄板状
のフラットパネルディスプレイである請求項１に記載の
表示装置。 - 【請求項３】 前記遅延手段は、前記本体装置から前記
ビデオクロック発生手段に入力される水平同期信号を可
変に遅延させるように構成されている請求項１に記載の
表示装置。 - 【請求項４】 前記遅延手段は、前記ビデオクロック発
生手段から出力される出力信号を可変に遅延させるよう
に構成されている請求項１に記載の表示装置。 - 【請求項５】 前記ビデオクロック手段は、発振回路、
分周回路および位相比較回路から構成され、該位相比較
回路には、前記本体装置から供給される水平同期信号が
比較基準信号として入力される請求項１に記載の表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040375A JPH05204329A (ja) | 1992-01-29 | 1992-01-29 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040375A JPH05204329A (ja) | 1992-01-29 | 1992-01-29 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204329A true JPH05204329A (ja) | 1993-08-13 |
Family
ID=12578907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4040375A Pending JPH05204329A (ja) | 1992-01-29 | 1992-01-29 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204329A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936678A (en) * | 1995-06-16 | 1999-08-10 | Seiko Epson Corporation | Video signal processing device, information processing system, and video signal processing method |
| US6115075A (en) * | 1996-02-22 | 2000-09-05 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| JP2008145902A (ja) * | 2006-12-13 | 2008-06-26 | Hitachi Ltd | マルチスクリーン表示装置 |
-
1992
- 1992-01-29 JP JP4040375A patent/JPH05204329A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936678A (en) * | 1995-06-16 | 1999-08-10 | Seiko Epson Corporation | Video signal processing device, information processing system, and video signal processing method |
| US6115075A (en) * | 1996-02-22 | 2000-09-05 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| US6304296B1 (en) | 1996-02-22 | 2001-10-16 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| US6731343B2 (en) | 1996-02-22 | 2004-05-04 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| US7319464B2 (en) | 1996-02-22 | 2008-01-15 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
| JP2008145902A (ja) * | 2006-12-13 | 2008-06-26 | Hitachi Ltd | マルチスクリーン表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001114 |