JP2009076963A - 映像信号処理装置 - Google Patents

Abstract

【課題】基準クロックとその基準クロックの周波数に対して逓倍の周波数の逓倍クロックにそれぞれ同期して動作する２つの映像信号処理回路で処理された映像信号を表示画面上に表示したとき表示画面上に固定パターンノイズが認められない映像信号処理装置を提供する。
【解決手段】映像信号処理装置は、基準クロックと該基準クロックの周波数に対して逓倍の逓倍クロックにそれぞれ同期して動作する第２の映像信号処理部および第１の映像信号処理部と、第１の映像信号処理部と第２の映像信号処理部の間で信号の受け渡しをするメモリ回路と、第２の映像信号処理部が出力する同期信号が入力される度に、同期信号を基準クロックの周期の所定の整数倍の遅延量だけ遅延して位相調整同期信号を得る位相調整回路と、位相調整同期信号から第１の映像信号処理部の第１の映像信号処理を初期化するリセット信号を生成するリセット生成回路と、を有する。
【選択図】図１

Description

この発明は、異なる周波数のクロックに同期して動作する２つの映像信号処理回路の間で映像信号を受け渡しする映像信号処理装置に関わるものである。

テレビ信号出力機能を有するビデオカメラでは、撮像素子を駆動するクロックの撮像素子の画素数により決まる周波数と、映像信号を出力するために必要なクロックのテレビ信号規格で規定された周波数が一致しないことが多い。そして、異なる周波数のクロックに同期して動作する２つの映像信号処理回路を同期させるために、各映像信号処理回路に発振器を配置し、ＰＬＬ回路を用いて水平同期信号単位で同期させる方法が一般的に採用されている（例えば、特許文献１参照）。

しかし、ＰＬＬ回路を用いると回路構成が煩雑になるため、ＰＬＬ回路を用いずに１個の発振器とその発振器で生成する基準クロックを所定の逓倍比率で逓倍する逓倍手段を設けて簡略化することが提案されている。このようにすることにより、異なる周波数の２つのクロックを生成することができ、一方の映像信号処理回路の水平同期信号で他方の水平同期信号をリセットすれば、２つの映像信号処理回路を水平同期信号単位で同期して動作することができる。

特開２００２−１０１３２号公報

しかし、基準クロックを逓倍手段で例えば５／８逓倍して逓倍クロックを生成すると、発振器が基準クロックを８個生成する間に正確に逓倍手段が逓倍クロックを５個生成する。この状態で基準クロックが前段のアナログ信号部に影響を与えると、正確に基準クロックの８個の周期毎にパターンが繰り返す繰り返しノイズが表示画面上で認識されることがある。

このような２つのクロックによるノイズがアナログ信号部に与える影響を軽減する方法として、見かけ上の発振精度を意図的に低くした周波数拡散技術を用いたクロックドライバを使う方法が広く知られている。
しかし、周波数拡散技術では所定の周期に従い発振周波数を連続的に変化させるので、ノイズのピークを低下する効果があるが、アナログ信号をデジタル信号に変換するＡＤ変換器などを駆動するクロックも所定の周期に従い周波数を連続的に変化させるため、アナログ信号をサンプリングする位相が周期的に変化し表示画面上で認識されることがある。

また、逓倍回路で２つのクロックを生成した場合、一方の映像信号処理回路の同期信号で他方の同期信号をリセットするため、例えば水平同期信号でリセットをかけた場合、所定の周期で繰り返す固定パターンノイズが水平同期毎に同じ位相に出力される為、縦方向の帯状ノイズとして表示画面上で認識される。
また、毎水平同期信号でリセットをかけることで結果的に画像フレーム単位でもノイズの出現位置が固定されるため、固定パターンノイズが強調して表示されることとなる。

この発明の目的は、基準クロックとその基準クロックの周波数に対して逓倍の周波数の逓倍クロックにそれぞれ同期して動作する２つの映像信号処理回路で処理された映像信号を表示画面上に表示したとき表示画面上に固定パターンノイズが認められない映像信号処理装置を提供することである。

この発明に係る映像信号処理装置は、基準クロックを生成する発振器と、上記発振器の生成する基準クロックを所定の逓倍比率で逓倍した逓倍クロックを生成する逓倍手段と、上記逓倍手段で生成した逓倍クロックに同期して第１の映像信号処理を行う第１の映像信号処理部と、上記基準クロックに同期して第２の映像信号処理を行う第２の映像信号処理部と、上記第１の映像信号処理部と上記第２の映像信号処理部の間で信号の受け渡しをするメモリ回路と、上記第２の映像信号処理部が出力する同期信号が入力される度に、上記同期信号を上記基準クロックの周期の所定の整数倍の遅延量だけ遅延して位相調整同期信号を得る位相調整回路と、上記位相調整同期信号から上記第１の映像信号処理部の第１の映像信号処理を初期化するリセット信号を生成するリセット生成回路と、を有する。

この発明に係る映像信号処理装置の効果は、発振器が発生した基準クロックと逓倍手段が生成する逓倍クロックとに同期してそれぞれ動作する２つの映像信号処理部を有しており、一方の映像信号処理部が生成する同期信号が入力される度に基準クロックの周期の任意の整数倍の遅延量だけ同期信号を遅延して得た位相調整同期信号から他方の映像信号処理部の内部タイミングを初期化するリセット信号を生成するので、基準クロックと逓倍クロックとから発生するノイズが他の映像信号処理部の初期化するタイミングが変化することにより、規則的に繰り返し発生する固定パターンノイズの発生を防止することができることである。

実施の形態１．
図１は、この発明の実施の形態１に係る映像信号処理装置のブロック図である。
この発明の実施の形態１に係る映像信号処理装置は、ＮＴＳＣ方式対応２５万画素撮像素子により撮影して得た映像信号を、ＮＴＳＣテレビジョン規格に準拠する映像信号に変換し出力するＮＴＳＣテレビジョン方式対応ビデオカメラを例にして説明する。そして、ＮＴＳＣ方式対応２５万画素撮像素子を駆動するクロックとＮＴＳＣテレビジョン規格に準拠する映像信号を出力するクロックとが異なっている場合である。

この発明の実施の形態１に係る映像信号処理装置は、ＮＴＳＣ方式対応２５万画素の撮像部１、撮像部１に光を結像する光学部２、撮像部１からのアナログ映像信号をデジタル映像信号に変換するＡＤ変換器３、デジタル映像信号を一旦読み込んだ後に読み出すメモリ回路４、テレビモニタに適するようにアスペクト比を調整するアスペクト変換部６、およびＮＴＳＣテレビジョン規格に合わせてビデオ信号を出力する映像出力回路７を備える。

また、この発明の実施の形態１に係る映像信号処理装置は、撮像部１、ＡＤ変換器３およびメモリ回路４を制御するタイミング信号を生成する撮像部タイミング制御回路５、メモリ回路４の読み出し制御、アスペクト変換部６、映像出力回路７のタイミング信号を生成する映像出力タイミング制御回路８、映像出力タイミング制御回路８で生成する水平同期信号からライン毎に遅延量が異なる位相調整同期信号を出力する位相調整回路９、位相調整同期信号のエッジに同期するリセット信号を生成するリセット生成回路１０、基準クロックを生成する水晶発振器１１、および水晶発振器１１で生成する基準クロックを逓倍する逓倍手段としての逓倍回路１２を備える。

なお、基準クロックに同期して動作するアスペクト変換部６、映像出力回路７および映像出力タイミング制御回路８をまとめて第２の映像信号処理部、逓倍クロックに同期して動作する撮像部１、ＡＤ変換器３および撮像部タイミング制御回路５をまとめて第１の映像信号処理部と称す。

次に、この発明の実施の形態１に係る映像信号処理装置における撮像部１が出力する撮像部出力信号と映像出力回路７での映像信号の出力について説明する。
光学部２により集光される光の強弱に従いマトリックス状に配置された画素を備える撮像素子が電荷を蓄積し、撮像部タイミング制御回路５で生成する駆動パルスに同期して撮像部出力信号として出力される。
撮像部出力信号は、マトリックス状に配置された画素を備える撮像素子により光の強弱に従った電圧の電気信号である。

図２は、撮像部１のＮＴＳＣ方式対応２５万画素撮像素子の画素の様子を表す図である。
撮像部１のＮＴＳＣ方式対応２５万画素撮像素子は、ブランク期間を含め水平６０６画素および垂直５２５ラインからなるマトリックス状の画素を備えている。そのうち有効な画素は、水平５１０画素および垂直４８０ラインからなるマトリックス状の画素である。

図３は、ＮＴＳＣテレビジョン規格に準拠したビデオ信号を表示する表示画面の画素の様子を示す図である。
ＮＴＳＣテレビジョン規格に準拠した表示画面は、ブランク期間を含め水平９１０画素および垂直５２５ラインからなるマトリックス状の画素を備えている。そのうち有効な画素は、水平７８０画素および垂直４８０ラインからなるマトリックス状の画素である。

撮像部１は、ＮＴＳＣ方式対応であり、フレームレートは５９．９４Ｈｚに規定されている。
また、ＮＴＳＣテレビジョン規格に準拠したビデオ信号を出力する映像出力回路７の動作クロックは一般的に周波数が固定されており、この発明の実施の形態１に係る映像出力回路７ではサブキャリア周波数（３．５７９５４５ＭＨｚ）の４倍（１４．３１８１８ＭＨｚ）の基準クロックを水晶発振器１１で生成する。

図４は、基準クロックと逓倍クロックのタイミングチャートである。
水晶発振器１１は、１４．３１８１８ＭＨｚの基準クロックを生成し、逓倍回路１２と映像出力タイミング制御回路８に供給する。
逓倍回路１２は、逓倍比率として５／８に設定されており、１４．３１８１８ＭＨｚの基準クロックが入力されると、８．９４９ＭＨｚの逓倍クロックを出力する。すなわち、基準クロックが８個入力される間に、正確に逓倍クロックを５個出力する。

なお、撮像部１を走査するのに必要なクロック周波数は、ＮＴＳＣテレビジョン方式においてはインターレース走査が行われるので、垂直ラインの数はラインに１／２を乗じて計算でき、画素数とフレームレートより厳密に計算すると、６０６×５２５／２×５９．９４Ｈｚ＝９．５３４ＭＨｚとなる。しかし、撮像部１のクロック周波数に若干のズレがあったとしても、機能や動作に影響を与えることがなく、リセット生成回路１０により水平同期信号単位で撮像部１と映像出力回路７の同期が取れるので、逓倍回路１２の逓倍比率を５／８に設定した。

映像出力タイミング制御回路８は、水晶発振器１１から供給される基準クロックに従ってメモリ回路４の書き込み済デジタル信号の読み出すタイミング信号、アスペクト変換部６の処理を開始するタイミング信号、映像出力回路７のための水平同期信号および垂直同期信号を生成する。そして、映像出力タイミング制御回路８は、水平同期信号および垂直同期信号を位相調整回路９にも供給する。

図５は、この発明に実施の形態１に係る位相調整回路９の構成図である。図６は、位相調整回路９に係る信号のタイミングチャートである。
位相調整回路９は、図５に示すように、８ｂｉｔシフトレジスタ１３およびシフトレジスタ１３が出力するそれぞれ遅延量が異なる８つの位相調整同期信号から１つを選択する選択回路１４を備える。
シフトレジスタ１３は、図６に示すように、映像出力タイミング制御回路８から供給される水平同期信号および垂直同期信号を基準クロックに同期して基準クロックの周期の１倍から８倍の遅延量だけ遅延して遅延量の異なる８つの位相調整同期信号を生成する。なお、遅延量が基準クロックの周期の１倍から８倍の位相調整同期信号を生成しているが、位相調整同期信号の数や整数の取り方はこれに限るものではない。
選択回路１４は、基準クロックの周期の１倍から８倍の遅延量だけ遅延した８つの位相調整同期信号から先の７回の位相調整同期信号が入力されたとき選択しなかった遅延量の位相調整同期信号を選択して出力する。

図７は、この発明の実施の形態１に係るリセット生成回路１０に係る信号のタイミングチャートである。
リセット生成回路１０は、位相調整回路９から出力される位相調整同期信号のエッジ部を検出してリセット信号を生成する。そして、ライン毎およびフィールド毎に位相調整同期信号の遅延量は異なっているので、リセット生成回路１０から出力されるリセット信号はライン毎およびフィールド毎に異なった時点で生成される。
撮像部タイミング制御回路５は、リセット信号が入力されると撮像部１を駆動する水平同期信号および垂直同期信号をリセットする。

ＡＤ変換器３は、撮像部１より出力されたアナログの撮像部出力信号をデジタル映像信号に変換しメモリ回路４に一旦書き込む。
メモリ回路４は、デジタル映像信号を一旦書き込んだ後で読み出す。このようにすることにより異なる周波数のクロックに同期して動作する２つの映像信号処理部の間で映像信号の受け渡しを行うことができる。
アスペクト変換部６は、メモリ回路４から書き込み済のデジタル映像信号を読み出し、読み出したデジタル映像信号を処理して映像出力回路７で必要な画素数となるように補間する。
映像出力回路７は、アスペクト変換部６で補間されたデジタル映像信号をＮＴＳＣテレビジョン規格に準拠するビデオ信号に変換して出力する。

次に、映像出力タイミング制御回路８で水平同期信号を生成することと撮像部タイミング制御回路５で水平同期信号をリセットすることとの関連について説明する。なお、４つのラインに関してだけ説明するが他のラインも同様である。
映像出力タイミング制御回路８は、（Ｎ−１）ライン、Ｎライン、（Ｎ＋１）ライン、（Ｎ＋２）ラインに対応する水平同期信号を所定の一定の周期で生成する。この４ライン分の水平同期信号は所定の一定の周期で位相調整回路９のシフトレジスタ１３に入力されると、入力される度に入力された水平同期信号を基準クロックの周期の１倍から８倍の遅延量だけ遅延して８つの位相調整同期信号を生成する。そして、選択回路１４は８つの位相調整同期信号から例えば直近に選択した位相調整同期信号の遅延量と異なる遅延量の位相調整同期信号を選択する。そして、選択された位相調整同期信号がリセット生成回路１０に入力されると、位相調整同期信号のエッジ部を検出してリセット信号を生成する。
このリセット信号が撮像部タイミング制御回路５に入力されると、第１の映像信号処理部をリセットする。（Ｎ−１）ライン、Ｎライン、（Ｎ＋１）ライン、（Ｎ＋２）ラインに対応する位相調整同期信号はそれぞれ水平同期信号を異なる遅延量だけ遅延したものなので、所定の一定の周期の水平同期信号に対してリセット信号が発生する時点が異なる遅延量だけずれている。
このように構成することで、撮像部タイミング制御回路５と映像出力タイミング制御回路８の間で水平同期信号単位での同期をとることができる。
また、位相調整回路９で選択する遅延量が基準クロックの周期の１倍から８倍の８つの位相調整同期信号から１つ選択することにより基準クロックと逓倍クロックの位相の関係が揃うライン上の位置が近傍のラインの間ではずれる。

次に、第１の映像信号処理部を初期化するタイミングがライン毎に異なるようにするために、映像出力タイミング制御回路８から出力される水平同期信号を基準クロックの周期の任意の整数倍からなる遅延量だけ遅延して、リセット信号の素になる位相調整同期信号を生成する効果について説明する。
図８は、水晶発振器１１で生成した基準クロックに同期して動作する回路が動作しているときに発生する同期ノイズとその同期ノイズに逓倍クロックに同期して動作する回路が動作したときに発生する繰り返しノイズを模擬的に表した図である。
映像出力回路７など基準クロックに同期して動作する回路が動作していると、図８に示すように、基準クロックに同期した同期ノイズが発生する。
一方、ＡＤ変換器３は、逓倍クロックのエッジで取り込んだアナログ信号をデジタル信号に変換するため、基準クロックに同期した同期ノイズがＡＤ変換器３に混入すると、図８に示すように、逓倍クロックの立ち上がりエッジ部に同期し一定周期でパターンを繰り返す繰り返しノイズが発生する。

この逓倍クロックの立ち上がりエッジ部に同期し一定周期でパターンを繰り返す繰り返しノイズが表示画面上に表れる。そして、第１の映像信号処理部を初期化するタイミングが映像出力タイミング制御回路８から出力される水平同期信号の開始時点に対して固定であると、図９に示すように、第１の映像信号処理部からの映像信号を第２の映像信号処理部で処理して得たビデオ信号を表示画面上に表示したとき表示画面上の各ラインに発生する繰り返しノイズのパターンは表示画面の縦方向に揃ってしまうので、縦方向に帯状の固定パターンノイズとなって表示画面上で認識される。

ところが、第１の映像信号処理部を初期化するタイミングが１つ前から７つ前のラインでの初期化するタイミングと基準クロックの周期の整数倍ずれている場合、第１の映像信号処理部からの映像信号を第２の映像信号処理部で処理して得たビデオ信号を表示画面上に表示すると、図１０に示すように、表示画面の各ラインに発生する繰り返しノイズのパターンは表示画面の横方向にずれるので、縦方向の帯状の固定パターンノイズは表示画面上では認識されない。

この発明の実施の形態１に係る映像信号処理装置は、映像出力タイミング制御回路８が生成する水平同期信号を手前の所定の数のラインのために遅延した遅延量と異なる基準クロックの周期の整数倍の遅延量だけ遅延した位相調整同期信号のエッジ部を検出して第１の映像信号処理部を初期化するので、第１の映像信号処理部からの映像信号を第２の映像信号処理部で処理して得るビデオ信号で表示画面に表示すると、表示画面の各ラインに発生する繰り返しノイズのパターンは表示画面の各ライン上で横方向にずれ、縦方向に帯状に発生する固定パターンノイズを表示画面上で認識することがない。

上述の説明は、１つの画像フィールドに着目し、近傍のラインでの初期化するタイミングをずらすことにより１つの画像フィールドの各ラインに発生する繰り返しノイズが横方向にずれて帯状の固定パターンノイズが縦方向に表れることを防止できることを説明したが、映像出力タイミング制御回路８から出力される垂直同期信号を基準クロックの周期の任意の整数倍からなる遅延量だけ遅延して、第１の映像信号処理部を初期化するタイミングがフィールド毎の同一のラインで異なるようにする効果について説明する。

図１１は、連続するフィールドの同一ラインの間で第１の映像信号処理部を初期化するタイミングが揃っている場合の３つのフィールドの同一ラインに出現する繰り返しノイズを示す図である。図１２は、連続するフィールドの同一ラインの間で第１の映像信号処理部を初期化するタイミングがずれている場合の３つのフィールドの同一ラインに出現する繰り返しノイズを示す図である。
ＮＴＳＣ方式では約６０Ｈｚで１画面（インターレース）を表示する。すなわち、１／６０秒毎に（Ａ−１）フィールド、Ａフィールド、（Ａ＋１）フィールドと更新される。

１／６０秒毎に順次更新された（Ａ−１）フィールド、Ａフィールド、（Ａ＋１）フィールドのあるライン（以下、Ｎラインとする）に出現する繰り返しノイズは、（Ａ−１）フィールド、Ａフィールド、（Ａ＋１）フィールドのＮラインでの初期化するタイミングが揃っているとき、図１１に示すように、各フィールドのＮラインに着目すると出現した繰り返しノイズのパターンはＮライン上の同じ位置に重なっている。そのため、フィールドが更新されてもＮラインの同じ位置に繰り返しノイズが出現するので、パターンが強調されて固定パターンノイズが認められる。

一方、１／６０秒毎に順次更新された（Ａ−１）フィールド、Ａフィールド、（Ａ＋１）フィールドのあるライン（以下、Ｎラインとする）に出現する繰り返しノイズは、（Ａ−１）フィールド、Ａフィールド、（Ａ＋１）フィールドのＮラインでの初期化するタイミングがずれている、図１２に示すように、各フィールドのＮラインに着目すると出現した繰り返しノイズのパターンが出現する位置がＮライン上で水平方向にずれている。そのため、フィールドが更新されると繰り返しノイズのパターンがＮラインの異なる位置に動くので、固定パターンノイズを認めることがない。

このように１／６０秒毎に更新されるフィールドの同一ラインで第１の映像信号処理部を初期化するタイミングをずらすので、各ライン単位で見て更新されるフィールドでの繰り返しノイズのパターンは同じ位置には固定されず、固定パターンノイズが認められない。

実施の形態２．
図１３は、この発明の実施の形態２に係る位相調整回路の構成を示すブロック図である。
この発明の実施の形態２に係る映像信号処理装置は、この発明の実施の形態１に係る映像信号処理装置と位相調整回路９Ｂが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明は省略する。
この発明の実施の形態２に係る位相調整回路９Ｂは、この発明の実施の形態１に係る位相調整回路９に乱数発生手段１５が追加され、選択回路１４Ｂが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明は省略する。
乱数発生手段１５は、１から８の整数からなる乱数を発生し選択回路１４に送る。選択回路１４Ｂは、乱数発生手段１５で発生した乱数に従って８つの位相調整同期信号から遅延量が基準クロックの周期の乱数倍の位相調整同期信号を選択する。

このように乱数発生手段１５を用いて遅延量をランダムに選択するので、遅延量に規則性がなく、例えば８ライン毎でも表示画面上に繰り返しノイズの固定パターンが認められない。

この発明の実施の形態１に係る映像信号処理装置の構成を示すブロック図である。 この発明の実施の形態１に係る撮像部の撮像素子の画素構成を示す図である。 この発明に実施の形態１に係る映像出力回路から出力するビデオ信号が表示される表示画面の画素構成を示す図である。 この発明の実施の形態１に係る逓倍回路における信号のタイミングチャートである。 この発明の実施の形態１に係る位相調整回路の構成を示すブロック図である。 図５の位相調整回路に係る信号のタイミングチャートである。 この発明の実施の形態１に係るリセット生成回路に係る信号のタイミングチャートである。 基準クロックと逓倍クロックとが関連して繰り返しノイズを発生することを説明するタイミングチャートである。 表示画面上に水平位置が揃って繰り返しノイズが出現する様子を示す模式図である。 表示画面上に水平位置がずれて繰り返しノイズが出現する様子を示す模式図である。 フィールド間の固定パターンノイズの発生を説明する模式図である。 フィールド間の固定パターンノイズの軽減を説明する模式図である。 この発明の実施の形態２に係る位相調整回路の構成を示すブロック図である。

符号の説明

１ 撮像部、２ 光学部、３ ＡＤ変換器、４ メモリ回路、５ 撮像部タイミング制御回路、６ アスペクト変換部、７ 映像出力回路、８ 映像出力タイミング制御回路、９、９Ｂ 位相調整回路、１０ リセット生成回路、１１ 水晶発振器、１２ 逓倍回路、１３ シフトレジスタ、１４、１４Ｂ 選択回路、１５ 乱数発生手段。

Claims (6)

1. 基準クロックを生成する発振器と、
   上記発振器の生成する基準クロックを所定の逓倍比率で逓倍した逓倍クロックを生成する逓倍手段と、
   上記逓倍手段で生成した逓倍クロックに同期して第１の映像信号処理を行う第１の映像信号処理部と、
   上記基準クロックに同期して第２の映像信号処理を行う第２の映像信号処理部と、
   上記第１の映像信号処理部と上記第２の映像信号処理部の間で信号の受け渡しをするメモリ回路と、
   上記第２の映像信号処理部が出力する同期信号が入力される度に、上記同期信号を上記基準クロックの周期の任意の整数倍の遅延量だけ遅延して位相調整同期信号を得る位相調整回路と、
   上記位相調整同期信号から上記第１の映像信号処理部の第１の映像信号処理を初期化するリセット信号を生成するリセット生成回路と、
   を有することを特徴とする映像信号処理装置。
2. 上記位相調整回路は、上記第２の映像信号処理部が出力する同期信号が入力される度に、直近に入力された上記同期信号を遅延したときの遅延量と異なる遅延量だけ上記同期信号を遅延して上記位相調整同期信号を得ることを特徴とする請求項１に記載の映像信号処理装置。
3. 上記第２の映像信号処理部が出力する同期信号が水平同期信号であることを特徴とする請求項１または２に記載の映像信号処理装置。
4. 上記第２の映像信号処理部が出力する同期信号が垂直同期信号および水平同期信号であることを特徴とする請求項１乃至３のいずれか一項に記載の映像信号処理装置。
5. 上記位相調整回路は、内部に乱数を発生する乱数発生回路を有するとともに上記同期信号を発生した乱数に対応する遅延量だけ遅延して上記位相調整同期信号を得ることを特徴とする請求項１乃至４のいずれか一項に記載の映像信号処理装置。
6. 上記第１の映像信号処理する画像サイズと上記第２の映像信号処理する画像サイズの比に応じて、上記逓倍手段の逓倍比率を変化させることを特徴とする請求項１乃至５のいずれか一項に記載の映像信号処理装置。

Images