JPH09284129A - Ｐｌｌ回路とそれを用いた信号処理装置 - Google Patents
Ｐｌｌ回路とそれを用いた信号処理装置Info
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- JPH09284129A JPH09284129A JP8098108A JP9810896A JPH09284129A JP H09284129 A JPH09284129 A JP H09284129A JP 8098108 A JP8098108 A JP 8098108A JP 9810896 A JP9810896 A JP 9810896A JP H09284129 A JPH09284129 A JP H09284129A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 入出力信号の位相差の形成を徒らに微小
な電流の電流源を用いること無く精度良くでき、且つそ
の位相差の入力周波数に対する依存性を無くす。 【解決手段】 位相比較回路７の出力信号Ｄにより制御
されてルーフフィルタ１２をチャージアップしたりチャ
ージダウンしたりするチャージポンプ回路９ａの位相比
較回路７によりスイッチングされるチャージアップ電流
Ｉupとチャージダウン電流Ｉdownとの一方に各周期内の
期間、位相差形成用電流Ｉ１を加えることにより、位相
比較される入出力信号Ａ・Ｂ間に位相差τｄを形成す
る。位相差τｄの大きさはＩ１の流れる期間により変化
し、その期間は例えば単安定マルチバイブレータ９ａの
出力により規定する。
な電流の電流源を用いること無く精度良くでき、且つそ
の位相差の入力周波数に対する依存性を無くす。 【解決手段】 位相比較回路７の出力信号Ｄにより制御
されてルーフフィルタ１２をチャージアップしたりチャ
ージダウンしたりするチャージポンプ回路９ａの位相比
較回路７によりスイッチングされるチャージアップ電流
Ｉupとチャージダウン電流Ｉdownとの一方に各周期内の
期間、位相差形成用電流Ｉ１を加えることにより、位相
比較される入出力信号Ａ・Ｂ間に位相差τｄを形成す
る。位相差τｄの大きさはＩ１の流れる期間により変化
し、その期間は例えば単安定マルチバイブレータ９ａの
出力により規定する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路、特に
入力信号と出力信号との位相差を制御することができる
ＰＬＬ回路と、それを用いた信号処理装置に関する。
入力信号と出力信号との位相差を制御することができる
ＰＬＬ回路と、それを用いた信号処理装置に関する。
【０００２】
【従来の技術】入力信号の周波数ｆinのＮ（正の数、例
えば２０００）倍の周波数ｆout の出力信号をつくるＰ
ＬＬ回路として入出力信号間の位相差を制御することが
できるようにしたものを必要とする場合がある。
えば２０００）倍の周波数ｆout の出力信号をつくるＰ
ＬＬ回路として入出力信号間の位相差を制御することが
できるようにしたものを必要とする場合がある。
【０００３】図４（Ａ）乃至（Ｃ）はそのようなＰＬＬ
回路２１を用いる必要性のある液晶表示装置２ａを説明
するためのものであり、（Ａ）は回路ブロック図、
（Ｂ）はアナログ映像信号Ｒ、Ｇ、Ｂ、同期信号Ｓｙｎ
ｃ、ドットクロックＤｏｔ Ｃｌｏｃｋを示す波形図、
（Ｃ）はＤ／Ａコンバータ制御用クロック、Ｄ／Ａコン
バータの出力映像信号Ｒ、Ｇ、Ｂ及びドットクロックＤ
ｏｔ Ｃｌｏｃｋを示す波形図である。
回路２１を用いる必要性のある液晶表示装置２ａを説明
するためのものであり、（Ａ）は回路ブロック図、
（Ｂ）はアナログ映像信号Ｒ、Ｇ、Ｂ、同期信号Ｓｙｎ
ｃ、ドットクロックＤｏｔ Ｃｌｏｃｋを示す波形図、
（Ｃ）はＤ／Ａコンバータ制御用クロック、Ｄ／Ａコン
バータの出力映像信号Ｒ、Ｇ、Ｂ及びドットクロックＤ
ｏｔ Ｃｌｏｃｋを示す波形図である。
【０００４】例えば、パーソナルコンピュータ等の機器
３はＤ／Ａコンバータ４ｒ、４ｇ、４ｂによりディジタ
ルの映像信号をアナログ信号Ｒ、Ｇ、Ｂに変換して出力
する。
３はＤ／Ａコンバータ４ｒ、４ｇ、４ｂによりディジタ
ルの映像信号をアナログ信号Ｒ、Ｇ、Ｂに変換して出力
する。
【０００５】一方、その機器３から出力されたアナログ
映像信号Ｒ、Ｇ、Ｂを受ける液晶表示装置２ａはシンク
セパレータ４により該アナログ映像信号Ｒ、Ｇ、Ｂから
同期信号（水平同期信号）Ｄｏｔ Ｃｌｏｃｋを抜き取
り、ＰＬＬ回路２１によってその同期信号の逓倍（Ｎ
倍、例えば２０００倍）のドットクロックＤｏｔ Ｃｌ
ｏｃｋをつくり、これにより映像信号Ａ／Ｄ変換用Ａ／
Ｄコンバータ５ｒ、５ｇ、５ｂを制御する。そして、該
Ａ／Ｄコンバータ５ｒ、５ｇ、５ｂによりディジタル信
号に変換された映像信号がディジタル信号処理回路６に
より処理されて図示しない液晶素子に加えられる。
映像信号Ｒ、Ｇ、Ｂを受ける液晶表示装置２ａはシンク
セパレータ４により該アナログ映像信号Ｒ、Ｇ、Ｂから
同期信号（水平同期信号）Ｄｏｔ Ｃｌｏｃｋを抜き取
り、ＰＬＬ回路２１によってその同期信号の逓倍（Ｎ
倍、例えば２０００倍）のドットクロックＤｏｔ Ｃｌ
ｏｃｋをつくり、これにより映像信号Ａ／Ｄ変換用Ａ／
Ｄコンバータ５ｒ、５ｇ、５ｂを制御する。そして、該
Ａ／Ｄコンバータ５ｒ、５ｇ、５ｂによりディジタル信
号に変換された映像信号がディジタル信号処理回路６に
より処理されて図示しない液晶素子に加えられる。
【０００６】ドットクロックＤｏｔ Ｃｌｏｃｋの周波
数は液晶装置の解像度により異なり、例えばＳＸＧＡ液
晶モニターの場合、同期信号７０ＫＨｚに対して、ドッ
トクロックＤｏｔ Ｃｌｏｃｋの周波数は１４０ＭＨｚ
にする必要がある。
数は液晶装置の解像度により異なり、例えばＳＸＧＡ液
晶モニターの場合、同期信号７０ＫＨｚに対して、ドッ
トクロックＤｏｔ Ｃｌｏｃｋの周波数は１４０ＭＨｚ
にする必要がある。
【０００７】ところで、図４（Ｃ）に示すように、パー
ソナルコンピュータ等の機器３から出力されるアナログ
の映像信号Ｒ、Ｇ、Ｂは、その機器３内のＤ／Ａコンバ
ータ４ｒ、４ｇ、４ｂの性能に応じて波形がなまり、従
って、サンプリングのタイミングを最適にする必要があ
る。そして、このサンプリングのタイミングはＡ／Ｄコ
ンバータ５ｒ、５ｇ、５ｂをサンプリング制御するＰＬ
Ｌ回路２１の出力パルスであるドットクロックＤｏｔ
Ｃｌｏｃｋの同期信号Ｓｙｎｃとの位相差により決まる
ので、ドットクロックＤｏｔ Ｃｌｏｃｋの位相を調整
できるようにすることが必要である。これが入出力信号
間の位相差を制御できるＰＬＬ回路２１を必要とする理
由である。
ソナルコンピュータ等の機器３から出力されるアナログ
の映像信号Ｒ、Ｇ、Ｂは、その機器３内のＤ／Ａコンバ
ータ４ｒ、４ｇ、４ｂの性能に応じて波形がなまり、従
って、サンプリングのタイミングを最適にする必要があ
る。そして、このサンプリングのタイミングはＡ／Ｄコ
ンバータ５ｒ、５ｇ、５ｂをサンプリング制御するＰＬ
Ｌ回路２１の出力パルスであるドットクロックＤｏｔ
Ｃｌｏｃｋの同期信号Ｓｙｎｃとの位相差により決まる
ので、ドットクロックＤｏｔ Ｃｌｏｃｋの位相を調整
できるようにすることが必要である。これが入出力信号
間の位相差を制御できるＰＬＬ回路２１を必要とする理
由である。
【０００８】そして、必要な位相差は数ｎＳというよう
に相当に小さい。尚、入出力信号間の位相差をＰＬＬル
ープ内に可変遅延ラインを挿入することによってつくる
タイプのＰＬＬ回路があるが、しかし、遅延量の正確な
制御ができる可変遅延ラインをＩＣに形成することは不
可能であり、それにはほとんど実用性がない。
に相当に小さい。尚、入出力信号間の位相差をＰＬＬル
ープ内に可変遅延ラインを挿入することによってつくる
タイプのＰＬＬ回路があるが、しかし、遅延量の正確な
制御ができる可変遅延ラインをＩＣに形成することは不
可能であり、それにはほとんど実用性がない。
【０００９】図５（Ａ）乃至（Ｃ）は実用性が多少はあ
る入出力信号間位相差の形成が可能なＰＬＬ回路の一つ
の従来例２１を説明するためのもので、（Ａ）は回路
図、（Ｂ）は信号の波形図、（Ｃ）は位相差の発生原理
説明図である。
る入出力信号間位相差の形成が可能なＰＬＬ回路の一つ
の従来例２１を説明するためのもので、（Ａ）は回路
図、（Ｂ）は信号の波形図、（Ｃ）は位相差の発生原理
説明図である。
【００１０】図５において、７は入力信号Ａ（即ち、同
期信号Ｓｙｎｃ）と、出力信号Ｂ（即ち、ドットクロッ
クＤｏｔ Ｃｌｏｃｋ）をＮ（例えば２０００）分の１
分周するカウンタ８の出力信号Ｃとを位相比較する位相
比較回路である。
期信号Ｓｙｎｃ）と、出力信号Ｂ（即ち、ドットクロッ
クＤｏｔ Ｃｌｏｃｋ）をＮ（例えば２０００）分の１
分周するカウンタ８の出力信号Ｃとを位相比較する位相
比較回路である。
【００１１】９ａはチャージポンプ回路で、チャージダ
ウン用電流源Ｉdownと、それをループフィルタ１２に接
続するスイッチ素子１０と、チャージアップ用電流源Ｉ
upと、それをループフィルタ１２に接続するスイッチ素
子１１と、位相差形成用電流源Ｉ１からなる。
ウン用電流源Ｉdownと、それをループフィルタ１２に接
続するスイッチ素子１０と、チャージアップ用電流源Ｉ
upと、それをループフィルタ１２に接続するスイッチ素
子１１と、位相差形成用電流源Ｉ１からなる。
【００１２】チャージダウン用電流源Ｉdownはループフ
ィルタ１２のコンデンサをスイッチ素子１０を介して放
電し、スイッチ素子１０は位相比較回路７の一方の出力
信号Ｄにより制御される。チャージアップ用電流源Ｉup
はスイッチ素子１１を介してループフィルタ１２のコン
デンサを充電し、スイッチ素子１０は位相比較回路７の
他方の出力信号により制御される。そして、位相差形成
用電流源Ｉ１は常にループフィルタ１２をチャージアッ
プする。
ィルタ１２のコンデンサをスイッチ素子１０を介して放
電し、スイッチ素子１０は位相比較回路７の一方の出力
信号Ｄにより制御される。チャージアップ用電流源Ｉup
はスイッチ素子１１を介してループフィルタ１２のコン
デンサを充電し、スイッチ素子１０は位相比較回路７の
他方の出力信号により制御される。そして、位相差形成
用電流源Ｉ１は常にループフィルタ１２をチャージアッ
プする。
【００１３】１３はループフィルタ１２の出力により制
御されてその電圧に対応した周波数パルス、即ちクロッ
クパルスＤｏｔ Ｃｌｏｃｋを発生するＶＣＯ（電圧制
御発振回路）である。
御されてその電圧に対応した周波数パルス、即ちクロッ
クパルスＤｏｔ Ｃｌｏｃｋを発生するＶＣＯ（電圧制
御発振回路）である。
【００１４】本ＰＬＬ回路は、出力信号Ｂの周波数ｆ
out がカウンタ８のカウント値Ｎにより決まり、ｆout
＝Ｎ・ｆinとなる。図５（Ｂ）における時点Ｔ２で信号
Ｂ（出力信号）と信号Ｃ（カウンタ８の出力信号）とが
共に立ち上がり、この両信号Ｂ、Ｃの立ち上がりと入力
信号Ａの立ち上がり（その時点がＴ１）との時間差τｄ
が入出力信号間の位相差となる。そして、通常のＰＬＬ
回路では、この位相差τｄはチャージアップ電流Ｉupと
チャージダウン電流Ｉdownの電流値及びそれを通すスイ
ッチ素子１０、１１のオンしている期間により決まる
が、しかし、図５に示すＰＬＬ回路２１においてはチャ
ージアップ側に常にチャージアップする電流Ｉ１を供給
する電流源を有するので、このＩ１を打ち消すようにＩ
douwn が流れる。
out がカウンタ８のカウント値Ｎにより決まり、ｆout
＝Ｎ・ｆinとなる。図５（Ｂ）における時点Ｔ２で信号
Ｂ（出力信号）と信号Ｃ（カウンタ８の出力信号）とが
共に立ち上がり、この両信号Ｂ、Ｃの立ち上がりと入力
信号Ａの立ち上がり（その時点がＴ１）との時間差τｄ
が入出力信号間の位相差となる。そして、通常のＰＬＬ
回路では、この位相差τｄはチャージアップ電流Ｉupと
チャージダウン電流Ｉdownの電流値及びそれを通すスイ
ッチ素子１０、１１のオンしている期間により決まる
が、しかし、図５に示すＰＬＬ回路２１においてはチャ
ージアップ側に常にチャージアップする電流Ｉ１を供給
する電流源を有するので、このＩ１を打ち消すようにＩ
douwn が流れる。
【００１５】従って、図５（Ｃ）に示すように、入力信
号Ａの周期（１／ｆin）毎に１回位相比較が行われる行
われることから、Ｉ１／（ｆin・Ｉdouwn ）の位相差τ
ｄが発生し、この状態でロックした状態になる。これが
位相差τｄが発生する理由である。
号Ａの周期（１／ｆin）毎に１回位相比較が行われる行
われることから、Ｉ１／（ｆin・Ｉdouwn ）の位相差τ
ｄが発生し、この状態でロックした状態になる。これが
位相差τｄが発生する理由である。
【００１６】
【発明が解決しようとする課題】ところで、このような
図５に示すようなＰＬＬ回路には下記のような問題があ
った。
図５に示すようなＰＬＬ回路には下記のような問題があ
った。
【００１７】即ち、図４に示す液晶表示装置に用いる場
合においては、ｆinが例えば７０ＫＨｚで、ｆout が例
えば１４０ＭＨｚとなるので、仮にτｄを例えば１ｎＳ
（ナノセカンド）にしようとすると、Ｉ１をＩdownの１
／１４２８５の値にしなければならなくなる。即ち、Ｉ
１をＩdownに比して非常に小さな値にしなければならな
くなる。この例だと、Ｉdown＝１ｍＡとすると、Ｉ１＝
０．０７μＡにしなければならなくなる。
合においては、ｆinが例えば７０ＫＨｚで、ｆout が例
えば１４０ＭＨｚとなるので、仮にτｄを例えば１ｎＳ
（ナノセカンド）にしようとすると、Ｉ１をＩdownの１
／１４２８５の値にしなければならなくなる。即ち、Ｉ
１をＩdownに比して非常に小さな値にしなければならな
くなる。この例だと、Ｉdown＝１ｍＡとすると、Ｉ１＝
０．０７μＡにしなければならなくなる。
【００１８】しかし、このような微小電流を精度良くつ
くることは実際上相当に難しく、従って、位相差τｄの
微妙なコントロールが難しい。
くることは実際上相当に難しく、従って、位相差τｄの
微妙なコントロールが難しい。
【００１９】更に、位相差τｄは上述の式Ｉ１／（ｆin
・Ｉdown）から明らかなように、入力周波数ｆinの変化
により変動してしまうという問題もある。
・Ｉdown）から明らかなように、入力周波数ｆinの変化
により変動してしまうという問題もある。
【００２０】本発明はこのような問題点を解決すべく為
されたものであり、入出力信号の位相差の制御のために
徒らに微小な電流の電流源を用いる必要性を無くし、そ
の位相差を精度良く制御でき、且つその位相差に入力周
波数に対する依存性の無いＰＬＬ回路を提供することを
目的とする。
されたものであり、入出力信号の位相差の制御のために
徒らに微小な電流の電流源を用いる必要性を無くし、そ
の位相差を精度良く制御でき、且つその位相差に入力周
波数に対する依存性の無いＰＬＬ回路を提供することを
目的とする。
【００２１】
【課題を解決するための手段】本発明ＰＬＬ回路は、チ
ャージポンプ回路の位相比較回路によりスイッチングさ
れるチャージアップ電流とチャージダウン電流との一方
に周期内の形成すべき位相差に対応する期間、位相差形
成用電流を加えることにより上記位相比較回路により位
相比較される入出力信号の位相差を制御するようにして
なることを特徴とする。
ャージポンプ回路の位相比較回路によりスイッチングさ
れるチャージアップ電流とチャージダウン電流との一方
に周期内の形成すべき位相差に対応する期間、位相差形
成用電流を加えることにより上記位相比較回路により位
相比較される入出力信号の位相差を制御するようにして
なることを特徴とする。
【００２２】従って、本発明ＰＬＬ回路によれば、位相
比較回路の出力により制御されるチャージアップ電流と
チャージダウン電流のうちの一方、例えばチャージアッ
プ電流に加わる位相差形成用電流の流れる期間を各周期
内の一部期間内に限定するので、その周期に占めるその
期間の比により位相差を制御でき、加わる電流そのもの
によって位相差を制御する従来のようにその電流値その
ものを小さくしなくても微小な位相差を精度良く得るこ
とができ得る。
比較回路の出力により制御されるチャージアップ電流と
チャージダウン電流のうちの一方、例えばチャージアッ
プ電流に加わる位相差形成用電流の流れる期間を各周期
内の一部期間内に限定するので、その周期に占めるその
期間の比により位相差を制御でき、加わる電流そのもの
によって位相差を制御する従来のようにその電流値その
ものを小さくしなくても微小な位相差を精度良く得るこ
とができ得る。
【００２３】そして、位相差は各周期に対する例えばチ
ャージアップ電流に加える期間の長さによって制御する
ことができ、入力周波数に対する依存性をなくすことが
できる。
ャージアップ電流に加える期間の長さによって制御する
ことができ、入力周波数に対する依存性をなくすことが
できる。
【００２４】本発明信号処理装置は、同期信号のあるア
ナログ信号をＡ／Ｄコンバータによりディジタル信号に
変換する信号処理装置において、上記アナログ信号から
同期信号を抽出するシンク検出回路と、該同期信号を入
力とし出力信号を上記Ａ／Ｄコンバータへその動作制御
信号として送出する上記本発明ＰＬＬ回路と、を備えた
ことを特徴とする。
ナログ信号をＡ／Ｄコンバータによりディジタル信号に
変換する信号処理装置において、上記アナログ信号から
同期信号を抽出するシンク検出回路と、該同期信号を入
力とし出力信号を上記Ａ／Ｄコンバータへその動作制御
信号として送出する上記本発明ＰＬＬ回路と、を備えた
ことを特徴とする。
【００２５】従って、本発明信号処理装置によれば、ア
ナログ信号をディジタル信号に変換するためのサンプリ
ングタイミングを精度良く設定、或いはコントロールす
ることができ、延いては最適なサンプリングタイミング
でＡ／Ｄ変換ができ、例えば最適な画像再生等を実現す
る信号処理ができる。
ナログ信号をディジタル信号に変換するためのサンプリ
ングタイミングを精度良く設定、或いはコントロールす
ることができ、延いては最適なサンプリングタイミング
でＡ／Ｄ変換ができ、例えば最適な画像再生等を実現す
る信号処理ができる。
【００２６】
【発明の実施の形態】以下、本発明を図示実施の形態に
従って詳細に説明する。
従って詳細に説明する。
【００２７】図１（Ａ）乃至（Ｃ）は本発明ＰＬＬ回路
の第１の実施の形態１ａを説明するためのもので、
（Ａ）は回路図、（Ｂ）は信号の波形図、（Ｃ）は位相
差の発生原理説明図である。
の第１の実施の形態１ａを説明するためのもので、
（Ａ）は回路図、（Ｂ）は信号の波形図、（Ｃ）は位相
差の発生原理説明図である。
【００２８】図１において、７は入力信号Ａと、出力信
号ＢをＮ（例えば２０００）分の１分周するカウンタ
（カウント値Ｎ）８の出力信号Ｃとを位相比較する位相
比較回路である。
号ＢをＮ（例えば２０００）分の１分周するカウンタ
（カウント値Ｎ）８の出力信号Ｃとを位相比較する位相
比較回路である。
【００２９】９ａはチャージポンプ回路で、ループフィ
ルタ１２をチャージダウンする電流源Ｉdownと、それを
ループフィルタ１２に接続するスイッチ素子１０と、ル
ープフィルタ１２をチャージアップする電流源Ｉupと、
それをループフィルタ１２に接続するスイッチ素子１１
と、チャージアップにより位相差を形成する位相差形成
用電流源Ｉ１と、それをループフィルタ１２に接続する
スイッチ１４からなる。
ルタ１２をチャージダウンする電流源Ｉdownと、それを
ループフィルタ１２に接続するスイッチ素子１０と、ル
ープフィルタ１２をチャージアップする電流源Ｉupと、
それをループフィルタ１２に接続するスイッチ素子１１
と、チャージアップにより位相差を形成する位相差形成
用電流源Ｉ１と、それをループフィルタ１２に接続する
スイッチ１４からなる。
【００３０】電流源Ｉdownはループフィルタ１２のコン
デンサをスイッチ素子１０を介して放電し、スイッチ素
子１０は位相比較回路７の一方の出力信号Ｄにより制御
される。電流源Ｉupはスイッチ素子１１を介してループ
フィルタ１２を充電し、スイッチ素子１０は位相比較回
路７の他方の出力信号により制御される。位相差形成用
電流源Ｉ１はスイッチ素子１４を介してループフィルタ
１２を充電する。
デンサをスイッチ素子１０を介して放電し、スイッチ素
子１０は位相比較回路７の一方の出力信号Ｄにより制御
される。電流源Ｉupはスイッチ素子１１を介してループ
フィルタ１２を充電し、スイッチ素子１０は位相比較回
路７の他方の出力信号により制御される。位相差形成用
電流源Ｉ１はスイッチ素子１４を介してループフィルタ
１２を充電する。
【００３１】１５は上記スイッチ素子１４を制御する単
安定マルチバイブレータで、同期信号の立ち上がりをト
リガとしてパルス幅τ１のパルスＥを１パルス発生す
る。そして、このパルスＥによってスイッチ素子１４が
オン状態にされて位相差形成用電流源Ｉ１から電流がル
ープフィルタ１２に供給される。
安定マルチバイブレータで、同期信号の立ち上がりをト
リガとしてパルス幅τ１のパルスＥを１パルス発生す
る。そして、このパルスＥによってスイッチ素子１４が
オン状態にされて位相差形成用電流源Ｉ１から電流がル
ープフィルタ１２に供給される。
【００３２】１３はループフィルタ１２の出力電圧によ
り制御されてその電圧に応じた周波数のパルスを発生す
るＶＣＯ（電圧制御発振回路）である。
り制御されてその電圧に応じた周波数のパルスを発生す
るＶＣＯ（電圧制御発振回路）である。
【００３３】本ＰＬＬ回路は、出力信号の周波数ｆout
がカウンタ８のカウント値Ｎにより決まり、ｆout ＝Ｎ
・ｆinとなる点では図５のＰＬＬ回路と同じであるが、
位相差τｄは、図１（Ｂ）、（Ｃ）に示すように、単安
定マルチバイブレータ１５の出力パルスのパルス幅τｄ
と、チャージアップ電流源の電流Ｉupと、位相差形成用
電流源の電流Ｉ１とによって決まる。
がカウンタ８のカウント値Ｎにより決まり、ｆout ＝Ｎ
・ｆinとなる点では図５のＰＬＬ回路と同じであるが、
位相差τｄは、図１（Ｂ）、（Ｃ）に示すように、単安
定マルチバイブレータ１５の出力パルスのパルス幅τｄ
と、チャージアップ電流源の電流Ｉupと、位相差形成用
電流源の電流Ｉ１とによって決まる。
【００３４】即ち、図５に示す従来の場合はＩ１は常に
流れており、Ｉdownはこれを打ち消すように流れるが、
本ＰＬＬ回路１ａにおいては、図１（Ｃ）に示すよう
に、位相差形成用の電流Ｉ１が単安定マルチバイブレー
タ１５の出力パルスが発生している期間τ１だけ流れ、
τｄ・Ｉdown＝Ｉ１・τ１にてＰＬＬ回路１ｂに安定に
ロックがかかる。従って、位相差τｄ＝τ１・Ｉ１／Ｉ
downが成立する。
流れており、Ｉdownはこれを打ち消すように流れるが、
本ＰＬＬ回路１ａにおいては、図１（Ｃ）に示すよう
に、位相差形成用の電流Ｉ１が単安定マルチバイブレー
タ１５の出力パルスが発生している期間τ１だけ流れ、
τｄ・Ｉdown＝Ｉ１・τ１にてＰＬＬ回路１ｂに安定に
ロックがかかる。従って、位相差τｄ＝τ１・Ｉ１／Ｉ
downが成立する。
【００３５】従って、例えばＩdown＝１ｍＡ、Ｉ１＝１
０μＡ、τ１＝１００ｎＳとすると、τｄ＝１ｎＳとな
る。そして、Ｉ１＝１０μＡは容易に実現できる（従来
例における上述した例ではＩ１＝０．０７μＡにする必
要があったが、これは実現が難しい。）。また、単安定
マルチバイブレータ１５の出力パルスのパルス幅τ１を
１００ｎＳにすることも問題なく容易に実現することが
できる。
０μＡ、τ１＝１００ｎＳとすると、τｄ＝１ｎＳとな
る。そして、Ｉ１＝１０μＡは容易に実現できる（従来
例における上述した例ではＩ１＝０．０７μＡにする必
要があったが、これは実現が難しい。）。また、単安定
マルチバイブレータ１５の出力パルスのパルス幅τ１を
１００ｎＳにすることも問題なく容易に実現することが
できる。
【００３６】依って、入出力信号間の位相差を容易に且
つ高精度に制御することができる。そして、τｄは上述
したようにτ１とＩ１、つまり位相差形成用電流源の電
流Ｉ１と、チャージダウン電流源の電流Ｉdownとにより
決まり、入力周波数ｆinによる影響を受けない。
つ高精度に制御することができる。そして、τｄは上述
したようにτ１とＩ１、つまり位相差形成用電流源の電
流Ｉ１と、チャージダウン電流源の電流Ｉdownとにより
決まり、入力周波数ｆinによる影響を受けない。
【００３７】
【実施例】尚、入出力信号Ａ・Ｂ間の位相差τｄは、上
記単安定マルチバイブレータ１５の出力パルスのパルス
幅τ１を変えることにより、或いは位相差形成用電流源
の電流値Ｉ１を変えることにより変化させることができ
る。従って、単安定マルチバイブレータ１５としてパル
ス幅可変のものを用い、或いは位相差形成用電流源とし
て電流値可変のものを用いることにより位相差を変化さ
せることができる。また、図１に示すＰＬＬ回路１ａに
おいては、位相差形成用電流源Ｉ１をチャージアップ側
に設けているが、チャージダウン側に設けるようにして
も良い。
記単安定マルチバイブレータ１５の出力パルスのパルス
幅τ１を変えることにより、或いは位相差形成用電流源
の電流値Ｉ１を変えることにより変化させることができ
る。従って、単安定マルチバイブレータ１５としてパル
ス幅可変のものを用い、或いは位相差形成用電流源とし
て電流値可変のものを用いることにより位相差を変化さ
せることができる。また、図１に示すＰＬＬ回路１ａに
おいては、位相差形成用電流源Ｉ１をチャージアップ側
に設けているが、チャージダウン側に設けるようにして
も良い。
【００３８】
【発明の実施の形態】図２（Ａ）乃至（Ｃ）は本発明Ｐ
ＬＬ回路の第２の実施の形態１ｂを説明するためのもの
で、（Ａ）は回路図、（Ｂ）は信号の波形図、（Ｃ）は
位相差の発生原理説明図である。
ＬＬ回路の第２の実施の形態１ｂを説明するためのもの
で、（Ａ）は回路図、（Ｂ）は信号の波形図、（Ｃ）は
位相差の発生原理説明図である。
【００３９】本実施の形態は、図１に示した第１の実施
の形態とは、位相差形成用電流源Ｉ１の電流をスイッチ
ングするスイッチ素子１４をカウンタ１６の出力により
制御するようにしてなる点でのみ異なり、それ以外の点
では共通し、共通する点については既に説明済みである
ので、その説明を省略し、相違する点についてのみ説明
する。
の形態とは、位相差形成用電流源Ｉ１の電流をスイッチ
ングするスイッチ素子１４をカウンタ１６の出力により
制御するようにしてなる点でのみ異なり、それ以外の点
では共通し、共通する点については既に説明済みである
ので、その説明を省略し、相違する点についてのみ説明
する。
【００４０】１６は出力信号Ｂのパルス数をＭ（正の
数）個カウントするカウンタで、その出力Ｅによりスイ
ッチ素子１４を制御する。１７は入力信号Ａから同期信
号Ｓｙｎｃを抽出するシンクセパレータで、その出力は
カウンタ１６へそのリセット信号として送出される。
数）個カウントするカウンタで、その出力Ｅによりスイ
ッチ素子１４を制御する。１７は入力信号Ａから同期信
号Ｓｙｎｃを抽出するシンクセパレータで、その出力は
カウンタ１６へそのリセット信号として送出される。
【００４１】本実施の形態においても、基本的には入力
周波数ｆinのＮ倍の出力周波数ｆou t が得られるし、ス
イッチ素子１４がオンされている期間、位相差形成用電
流源Ｉ１による電流が、チャージアップ電流源Ｉupによ
る電流に加わり、動作に関してその点では図１に示すＰ
ＬＬ回路と共通するが、スイッチ素子１４を制御するカ
ウンタ１６は出力信号Ｂをカウントするので、スイッチ
素子１４は各周期において入力信号Ａの立ち上がりから
τｄ遅れてオンする。そして、そのオン期間はτout
（出力信号Ｂの周期＝１／ｆout ）・Ｍとなる。
周波数ｆinのＮ倍の出力周波数ｆou t が得られるし、ス
イッチ素子１４がオンされている期間、位相差形成用電
流源Ｉ１による電流が、チャージアップ電流源Ｉupによ
る電流に加わり、動作に関してその点では図１に示すＰ
ＬＬ回路と共通するが、スイッチ素子１４を制御するカ
ウンタ１６は出力信号Ｂをカウントするので、スイッチ
素子１４は各周期において入力信号Ａの立ち上がりから
τｄ遅れてオンする。そして、そのオン期間はτout
（出力信号Ｂの周期＝１／ｆout ）・Ｍとなる。
【００４２】従って、位相差τｄは下記の式で表され
る。
る。
【００４３】τｄ＝τout ・Ｍ・Ｉ１／Ｉdown ここで、Ｋ＝Ｍ・Ｉ１／Ｉdownとすると、τｄ＝τout
・Ｋとなり、位相差τｄは常にτout のＫ倍になる。
・Ｋとなり、位相差τｄは常にτout のＫ倍になる。
【００４４】従って、例えばＩdown＝１ｍＡ、Ｉ１＝１
０μＡ、Ｍ＝１０とすると、Ｋ＝０．１となり、τout
＝７ｎＳとすると、τｄ＝０．７ｎＳが精度良く実現す
る。そして、Ｉ１とＩdownの電流比を１：１０程度にす
ることは極めて容易なことであり、また、Ｍはカウンタ
１６のカウント値であるので、カウント値Ｍを変化する
ことによりτｄをτout （＝１／ｆout ）単位で極めて
正確に制御することができ得る。勿論、入出力間位相差
をＰＬＬループ内に可変遅延ラインを挿入することによ
ってつくるタイプのＰＬＬ回路等とは比較にならない極
めてきめ細かさをもって位相差τｄの制御ができる。
０μＡ、Ｍ＝１０とすると、Ｋ＝０．１となり、τout
＝７ｎＳとすると、τｄ＝０．７ｎＳが精度良く実現す
る。そして、Ｉ１とＩdownの電流比を１：１０程度にす
ることは極めて容易なことであり、また、Ｍはカウンタ
１６のカウント値であるので、カウント値Ｍを変化する
ことによりτｄをτout （＝１／ｆout ）単位で極めて
正確に制御することができ得る。勿論、入出力間位相差
をＰＬＬループ内に可変遅延ラインを挿入することによ
ってつくるタイプのＰＬＬ回路等とは比較にならない極
めてきめ細かさをもって位相差τｄの制御ができる。
【００４５】そして、τｄがτout に正比例するので、
ｆinを可変にした場合、或いはｆou t を可変にした場合
でも、位相差τｄをτout の何％というように、τｄを
τou t に対する比で表した規格を設定することができ
る。そして、このような規格の設定が可能であること
は、マルチシンク対応の液晶表示装置に非常に都合がよ
い。というのは、再生モード（フォーマット）により入
力周波数が変わってもそれに比例してτｄが変わるので
各周期内におけるサンプリングタイミングの前と後との
時間比が変わらないようにできるというような利点があ
るからである。
ｆinを可変にした場合、或いはｆou t を可変にした場合
でも、位相差τｄをτout の何％というように、τｄを
τou t に対する比で表した規格を設定することができ
る。そして、このような規格の設定が可能であること
は、マルチシンク対応の液晶表示装置に非常に都合がよ
い。というのは、再生モード（フォーマット）により入
力周波数が変わってもそれに比例してτｄが変わるので
各周期内におけるサンプリングタイミングの前と後との
時間比が変わらないようにできるというような利点があ
るからである。
【００４６】尚、位相差形成用電流源Ｉ１をチャージア
ップ側に設けているが、チャージダウン側に設けるよう
にしても良いことは図１に示すＰＬＬ回路の場合と同様
である。
ップ側に設けているが、チャージダウン側に設けるよう
にしても良いことは図１に示すＰＬＬ回路の場合と同様
である。
【００４７】
【発明の実施の形態】図３は図１或いは図２に示したＰ
ＬＬ回路１ａ或いは１ｂを用いた液晶表示装置（本発明
信号処理装置の第１の実施の形態）を示す回路ブロック
図である。
ＬＬ回路１ａ或いは１ｂを用いた液晶表示装置（本発明
信号処理装置の第１の実施の形態）を示す回路ブロック
図である。
【００４８】本液晶表示装置２は図４に示した液晶表示
装置２ａとは、ＰＬＬ回路として図５に示したもの２１
ではなく、図１或いは図２に示したもの１ａ或いは１ｂ
を用いた点で異なる。
装置２ａとは、ＰＬＬ回路として図５に示したもの２１
ではなく、図１或いは図２に示したもの１ａ或いは１ｂ
を用いた点で異なる。
【００４９】１８は入出力信号間位相差調整用素子で、
例えばマニュアル操作により図１に示すＰＬＬ回路１ａ
の場合においては単安定マルチバイブレータ１５のパル
ス幅τ１を、或いは位相差形成用電流源Ｉ１の電流値を
変えられるようになっており、図２に示すＰＬＬ回路１
ｂの場合においてはカウンタ１６のカウント値Ｍを、或
いは位相差形成用電流源Ｉ１の電流値を変えられるよう
になっている。
例えばマニュアル操作により図１に示すＰＬＬ回路１ａ
の場合においては単安定マルチバイブレータ１５のパル
ス幅τ１を、或いは位相差形成用電流源Ｉ１の電流値を
変えられるようになっており、図２に示すＰＬＬ回路１
ｂの場合においてはカウンタ１６のカウント値Ｍを、或
いは位相差形成用電流源Ｉ１の電流値を変えられるよう
になっている。
【００５０】従って、ユーザーはその調整用素子１８を
液晶の画面の再生画像を観ながら最も画像がきれいにな
るように操作することにより、Ａ／Ｄコンバータ５ｒ、
５ｇ、５ｂにおけるサンプリングタイミングを最適なも
のに調整することが可能になり、再生モード（フォーマ
ット）の切換に伴う画質調整が簡単に且つ確実に行うこ
とができ得る。
液晶の画面の再生画像を観ながら最も画像がきれいにな
るように操作することにより、Ａ／Ｄコンバータ５ｒ、
５ｇ、５ｂにおけるサンプリングタイミングを最適なも
のに調整することが可能になり、再生モード（フォーマ
ット）の切換に伴う画質調整が簡単に且つ確実に行うこ
とができ得る。
【００５１】
【発明の効果】本発明ＰＬＬ回路によれば、位相比較回
路の出力により制御されるチャージアップ電流とチャー
ジダウン電流のうちの一方、例えばチャージアップ電流
に加わる位相差形成用電流の流れる期間を各周期内の一
部期間内に限定するので、その周期に占めるその期間の
比により位相差を制御でき、加わる位相差形成用電流そ
のものによって位相差を制御する従来のもののようにそ
の電流値そのものを小さくしなくても微小な位相差を精
度良く得ることができ得る。
路の出力により制御されるチャージアップ電流とチャー
ジダウン電流のうちの一方、例えばチャージアップ電流
に加わる位相差形成用電流の流れる期間を各周期内の一
部期間内に限定するので、その周期に占めるその期間の
比により位相差を制御でき、加わる位相差形成用電流そ
のものによって位相差を制御する従来のもののようにそ
の電流値そのものを小さくしなくても微小な位相差を精
度良く得ることができ得る。
【００５２】そして、位相差は各周期に対する例えばチ
ャージアップ電流に加える期間の長さによって制御する
ことができ、入力周波数に対する依存性をなくすことが
できる。
ャージアップ電流に加える期間の長さによって制御する
ことができ、入力周波数に対する依存性をなくすことが
できる。
【００５３】本発明信号処理装置によれば、アナログ信
号をディジタル信号に変換するためのサンプリングタイ
ミングを精度良く設定、或いはコントロールすることが
でき、延いては最適なサンプリングタイミングでＡ／Ｄ
変換ができ、例えば最適な画像再生等を実現する信号処
理ができる。
号をディジタル信号に変換するためのサンプリングタイ
ミングを精度良く設定、或いはコントロールすることが
でき、延いては最適なサンプリングタイミングでＡ／Ｄ
変換ができ、例えば最適な画像再生等を実現する信号処
理ができる。
【図１】（Ａ）乃至（Ｃ）は本発明ＰＬＬ回路の第１の
実施の形態１ａを説明するためのもので、（Ａ）は回路
図、（Ｂ）は信号の波形図、（Ｃ）は位相差の発生原理
説明図である。
実施の形態１ａを説明するためのもので、（Ａ）は回路
図、（Ｂ）は信号の波形図、（Ｃ）は位相差の発生原理
説明図である。
【図２】（Ａ）乃至（Ｃ）は本発明ＰＬＬ回路の第２の
実施の形態１ｂを説明するためのもので、（Ａ）は回路
図、（Ｂ）は信号の波形図、（Ｃ）は位相差の発生原理
説明図である。
実施の形態１ｂを説明するためのもので、（Ａ）は回路
図、（Ｂ）は信号の波形図、（Ｃ）は位相差の発生原理
説明図である。
【図３】本発明信号処理装置の第１の実施の形態（図１
或いは図２に示したＰＬＬ回路１ａ或いは１ｂを用いた
液晶表示装置）を示す回路ブロック図である。
或いは図２に示したＰＬＬ回路１ａ或いは１ｂを用いた
液晶表示装置）を示す回路ブロック図である。
【図４】（Ａ）乃至（Ｃ）は入出力信号間の位相差の制
御のできるＰＬＬ回路を用いる必要性のある信号処理装
置（液晶表示装置２）を説明するためのものであり、
（Ａ）は回路ブロック図、（Ｂ）は映像信号Ｒ、Ｇ、
Ｂ、同期信号Ｓｙｎｃ、ドットクロックＤｏｔ Ｃｌｏ
ｃｋを示す波形図、（Ｃ）はＤ／Ａコンバータ制御用ク
ロック、Ｄ／Ａコンバータの出力映像信号、ドットクロ
ックＤｏｔ Ｃｌｏｃｋを示す波形図である。
御のできるＰＬＬ回路を用いる必要性のある信号処理装
置（液晶表示装置２）を説明するためのものであり、
（Ａ）は回路ブロック図、（Ｂ）は映像信号Ｒ、Ｇ、
Ｂ、同期信号Ｓｙｎｃ、ドットクロックＤｏｔ Ｃｌｏ
ｃｋを示す波形図、（Ｃ）はＤ／Ａコンバータ制御用ク
ロック、Ｄ／Ａコンバータの出力映像信号、ドットクロ
ックＤｏｔ Ｃｌｏｃｋを示す波形図である。
【図５】（Ａ）乃至（Ｃ）は入出力信号間の位相差制御
可能なＰＬＬ回路の従来例を説明するためのもので、
（Ａ）は回路図、（Ｂ）は信号の波形図、（Ｃ）は位相
差の発生原理説明図である。
可能なＰＬＬ回路の従来例を説明するためのもので、
（Ａ）は回路図、（Ｂ）は信号の波形図、（Ｃ）は位相
差の発生原理説明図である。
１ａ、１ｂ・・・ＰＬＬ回路、２・・・信号処理装置、
５ｒ、５ｇ、５ｇ・・・Ａ／Ｄコンバータ、７・・・位
相比較回路、８・・・分周用カウンタ（Ｎ）、９ａ・・
・チャージポンプ回路、１０、１１、１４・・・スイッ
チ素子、１２・・・ループフィルタ、１３・・・ＶＣ
Ｏ、１５・・・単安定マルチバイブレータ、１６・・・
カウンタ（Ｍ）、Ｉup・・・チャージアップ用電流源、
Ｉdown・・・チャージダウン用電流源、Ｉ１・・・位相
差形成用電流源。
５ｒ、５ｇ、５ｇ・・・Ａ／Ｄコンバータ、７・・・位
相比較回路、８・・・分周用カウンタ（Ｎ）、９ａ・・
・チャージポンプ回路、１０、１１、１４・・・スイッ
チ素子、１２・・・ループフィルタ、１３・・・ＶＣ
Ｏ、１５・・・単安定マルチバイブレータ、１６・・・
カウンタ（Ｍ）、Ｉup・・・チャージアップ用電流源、
Ｉdown・・・チャージダウン用電流源、Ｉ１・・・位相
差形成用電流源。
Claims (5)
- 【請求項１】 位相比較回路の出力信号により制御され
てループフィルタをチャージアップしたりチャージダウ
ンしたりするチャージポンプ回路のチャージアップ電流
とチャージダウン電流の一方に一定周期内の期間、位相
差形成用電流を加えることにより上記位相比較回路によ
り位相比較される入出力信号の位相差を制御するように
してなることを特徴とするＰＬＬ回路。 - 【請求項２】 チャージポンプ回路のチャージ用回路と
ディスチャージ用回路のいずれか一方に、電流源とスイ
ッチング素子からなる位相差形成用電流増加手段をパラ
レルに設け、 上記スイッチング素子を一定周期内の形成すべき位相差
に対応する期間オンさせるようにしてなることを特徴と
する請求項１記載のＰＬＬ回路。 - 【請求項３】 スイッチング素子を、入力信号をトリガ
としてその入力信号の周期よりも狭いパルス幅を有する
パルスを１個発生するパルス発生回路により制御するよ
うにしてなることを特徴とする請求項２記載のＰＬＬ回
路。 - 【請求項４】 スイッチング素子を、入力信号中の同期
信号によりクリアされて出力信号を形成すべき位相差に
対応する数カウントする位相差制御用カウンタによって
制御するようにしてなることを特徴とする請求項２記載
のＰＬＬ回路。 - 【請求項５】 一定周期毎に発生する同期信号を有する
アナログ信号をＡ／Ｄコンバータによりディジタル信号
に変換する信号処理装置において、 上記アナログ信号から同期信号を抽出するシンク検出回
路と、 上記同期信号を入力とし出力信号を上記Ｄ／Ａコンバー
タへその動作制御信号として送出する請求項１、２、３
又は４記載のＰＬＬ回路と、 を備えたことを特徴とする信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09810896A JP3395818B2 (ja) | 1996-04-19 | 1996-04-19 | Ｐｌｌ回路とそれを用いた信号処理装置 |
| US08/835,988 US5898328A (en) | 1996-04-19 | 1997-04-10 | PLL circuit having a switched charge pump for charging a loop filter up or down and signal processing apparatus using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09810896A JP3395818B2 (ja) | 1996-04-19 | 1996-04-19 | Ｐｌｌ回路とそれを用いた信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09284129A true JPH09284129A (ja) | 1997-10-31 |
| JP3395818B2 JP3395818B2 (ja) | 2003-04-14 |
Family
ID=14211140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09810896A Expired - Lifetime JP3395818B2 (ja) | 1996-04-19 | 1996-04-19 | Ｐｌｌ回路とそれを用いた信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5898328A (ja) |
| JP (1) | JP3395818B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430618B1 (ko) * | 2000-10-05 | 2004-05-10 | 엔이씨 일렉트로닉스 코포레이션 | 피엘엘 회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3784485B2 (ja) * | 1997-02-12 | 2006-06-14 | 富士通株式会社 | 出力パルス幅制御システム |
| DE19727810C1 (de) * | 1997-06-30 | 1999-02-18 | Siemens Ag | Hochfrequenz-Signalgenerator |
| FR2800939B1 (fr) | 1999-11-09 | 2002-01-25 | St Microelectronics Sa | Boucle numerique a verrouillage de phase |
| US6445233B1 (en) * | 1999-12-30 | 2002-09-03 | The Engineering Consortium, Inc. | Multiple time constant rectifier apparatus and method |
| US6525949B1 (en) | 2000-12-22 | 2003-02-25 | Matrix Semiconductor, Inc. | Charge pump circuit |
| JP3908084B2 (ja) * | 2002-04-26 | 2007-04-25 | 株式会社半導体エネルギー研究所 | 発光装置、電子機器 |
| US7023260B2 (en) * | 2003-06-30 | 2006-04-04 | Matrix Semiconductor, Inc. | Charge pump circuit incorporating corresponding parallel charge pump stages and method therefor |
| US7138840B2 (en) * | 2003-09-29 | 2006-11-21 | Lsi Logic Corporation | Single VCO/loop filter to control a wobble and read circuit of a DVD and/or CD recorder |
| FR2869173B1 (fr) * | 2004-04-20 | 2006-10-20 | St Microelectronics Sa | Boucle a verrouillage de phase et procede de commande d'un oscillateur d'une telle boucle a verrouillage de phase |
| US7615981B2 (en) * | 2004-06-09 | 2009-11-10 | O2Micro International Limited | Boost converter with enhanced control capabilities of emulating an inductor current |
| US7297407B2 (en) * | 2004-09-20 | 2007-11-20 | E. I. Du Pont De Nemours And Company | Glass laminates for reduction of sound transmission |
| US7477093B2 (en) * | 2006-12-31 | 2009-01-13 | Sandisk 3D Llc | Multiple polarity reversible charge pump circuit |
| US7495500B2 (en) * | 2006-12-31 | 2009-02-24 | Sandisk 3D Llc | Method for using a multiple polarity reversible charge pump circuit |
| US8222874B2 (en) | 2007-06-26 | 2012-07-17 | Vishay-Siliconix | Current mode boost converter using slope compensation |
| GB0804337D0 (en) * | 2008-03-07 | 2008-04-16 | Cambridge Silicon Radio Ltd | Dual phase detector phase-locked loop |
| US8063686B1 (en) * | 2008-06-27 | 2011-11-22 | Cadence Design Systems, Inc. | Phase interpolator circuit with two phase capacitor charging |
| US8289062B2 (en) * | 2010-09-16 | 2012-10-16 | Micron Technology, Inc. | Analog delay lines and adaptive biasing |
| US8710929B1 (en) | 2012-05-15 | 2014-04-29 | Cadence Design Systems, Inc. | System and method for combined I/Q generation and selective phase interpolation |
| US9287770B1 (en) * | 2014-09-04 | 2016-03-15 | Martin Kanner | Analog timer circuit with time constant multiplication effect |
| US9631838B2 (en) * | 2015-02-04 | 2017-04-25 | Martin Kanner | Boiler control comprising analog up/down timer circuit for generating variable threshold signal |
| FR3098665B1 (fr) | 2019-07-09 | 2021-07-30 | St Microelectronics Rousset | Procédé de gestion du démarrage d’une boucle à verrouillage de phase, et circuit intégré correspondant |
| FR3112044B1 (fr) | 2020-06-24 | 2023-10-27 | St Microelectronics Rousset | Procédé de gestion du démarrage d’une boucle à verrouillage de phase, et circuit intégré correspondant |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4885554A (en) * | 1988-12-16 | 1989-12-05 | Tektronix, Inc. | Phase-offset signal generator |
| US5036216A (en) * | 1990-03-08 | 1991-07-30 | Integrated Circuit Systems, Inc. | Video dot clock generator |
| US5144156A (en) * | 1990-06-15 | 1992-09-01 | Seiko Epson Corporation | Phase synchronizing circuit with feedback to control charge pump |
| US5208546A (en) * | 1991-08-21 | 1993-05-04 | At&T Bell Laboratories | Adaptive charge pump for phase-locked loops |
| FR2706229B1 (fr) * | 1993-06-08 | 1996-08-02 | Thomson Consumer Electronics | Procédé d'amélioration de l'immunité au bruit d'une boucle à verrouillage de phase et dispositif mettant en Óoeuvre ce procédé. |
| JP2933472B2 (ja) * | 1993-10-04 | 1999-08-16 | 日本電気アイシーマイコンシステム株式会社 | 位相同期回路 |
-
1996
- 1996-04-19 JP JP09810896A patent/JP3395818B2/ja not_active Expired - Lifetime
-
1997
- 1997-04-10 US US08/835,988 patent/US5898328A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430618B1 (ko) * | 2000-10-05 | 2004-05-10 | 엔이씨 일렉트로닉스 코포레이션 | 피엘엘 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5898328A (en) | 1999-04-27 |
| JP3395818B2 (ja) | 2003-04-14 |
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