JPH05292432A - ドットマトリクス表示装置のｐｌｌ回路 - Google Patents
ドットマトリクス表示装置のｐｌｌ回路Info
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- JPH05292432A JPH05292432A JP11811192A JP11811192A JPH05292432A JP H05292432 A JPH05292432 A JP H05292432A JP 11811192 A JP11811192 A JP 11811192A JP 11811192 A JP11811192 A JP 11811192A JP H05292432 A JPH05292432 A JP H05292432A
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- synchronizing signal
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 ドットマトリクス表示装置のＰＬＬ回路にお
いてディスプレイの表示画面の乱れを最小限に抑えるド
ットクロックを得る。 【構成】 入力映像信号の水平同期信号に同期しタドッ
トクロックを出力するため、位相比較器１、ＬＰＦ部
２、ＶＣＯ部３およびカウンタ部４で構成したドットマ
トリクス表示装置のＰＬＬ回路において、上記位相比較
器１で比較される水平同期信号と上記カウタン部４から
のキャリーアウト信号（ＣＯ）の反転信号との論理積を
とり、この論理積された信号を同カウンタ部４のリセッ
ト信号とする論理積回路５を備え、上記水平同期信号が
標準水平同期信号より遅れているときには上記キャリー
アウト信号と水平同期信号によってカウンタ部４をリセ
ットし、上記水平同期信号が標準水平同期信号より早い
ときには同水平同期信号によってカウンタ部４をリセッ
トする。
いてディスプレイの表示画面の乱れを最小限に抑えるド
ットクロックを得る。 【構成】 入力映像信号の水平同期信号に同期しタドッ
トクロックを出力するため、位相比較器１、ＬＰＦ部
２、ＶＣＯ部３およびカウンタ部４で構成したドットマ
トリクス表示装置のＰＬＬ回路において、上記位相比較
器１で比較される水平同期信号と上記カウタン部４から
のキャリーアウト信号（ＣＯ）の反転信号との論理積を
とり、この論理積された信号を同カウンタ部４のリセッ
ト信号とする論理積回路５を備え、上記水平同期信号が
標準水平同期信号より遅れているときには上記キャリー
アウト信号と水平同期信号によってカウンタ部４をリセ
ットし、上記水平同期信号が標準水平同期信号より早い
ときには同水平同期信号によってカウンタ部４をリセッ
トする。
Description
【０００１】
【産業上の利用分野】この発明は、ＶＴＲ等からの映像
信号による映像を液晶パネル等に表示するドットマトリ
クス表示装置に用いられ、その映像信号の単発的な乱れ
に対して表示画像の乱れを抑えるドットマトリクス表示
装置のＰＬＬ回路に関するものである。
信号による映像を液晶パネル等に表示するドットマトリ
クス表示装置に用いられ、その映像信号の単発的な乱れ
に対して表示画像の乱れを抑えるドットマトリクス表示
装置のＰＬＬ回路に関するものである。
【０００２】
【従来例】従来、この種のドットマトリクス表示装置で
は、入力映像信号をサンプルホールドするためのサンプ
リングタイミング信号で水平方向に転送するためのクロ
ック（ドットクロック）が必要であるが、このドットク
ロックは入力映像信号の水平同期信号と同期している必
要がある。
は、入力映像信号をサンプルホールドするためのサンプ
リングタイミング信号で水平方向に転送するためのクロ
ック（ドットクロック）が必要であるが、このドットク
ロックは入力映像信号の水平同期信号と同期している必
要がある。
【０００３】そのため、例えば図２に示すように、位相
比較器１、ＬＰＦ（ローパスフィルタ）部２、ＶＣＯ部
３およびカウンタ部４で構成したＰＬＬ回路が備えられ
ており、このＰＬＬ回路によって画像データを転送する
ためのドットクロックを出力するとともに、入力映像信
号の水平同期信号を追跡して同水平同期信号にその出力
ドッドクロックの位相を合わせている。
比較器１、ＬＰＦ（ローパスフィルタ）部２、ＶＣＯ部
３およびカウンタ部４で構成したＰＬＬ回路が備えられ
ており、このＰＬＬ回路によって画像データを転送する
ためのドットクロックを出力するとともに、入力映像信
号の水平同期信号を追跡して同水平同期信号にその出力
ドッドクロックの位相を合わせている。
【０００４】上記ＰＬＬ回路の動作においては、上記Ｖ
ＣＯ部３における発振クロック（出力ドットクロック）
がカウンタ部４でカウントダウンされ、このカウンタ部
４のキャリーアウト信号（ＣＯ）の反転信号と上記水平
同期信号とが位相比較器１で位相比較される。この比較
結果がＬＰＦ部２でＶＣＯ部３の可変制御電圧に変換さ
れる。この可変制御電圧により上記ＶＣＯ部３の発振周
波数が制御され、この発振周波数のクロックがその水平
同期信号に同期してドットクロックとされる。
ＣＯ部３における発振クロック（出力ドットクロック）
がカウンタ部４でカウントダウンされ、このカウンタ部
４のキャリーアウト信号（ＣＯ）の反転信号と上記水平
同期信号とが位相比較器１で位相比較される。この比較
結果がＬＰＦ部２でＶＣＯ部３の可変制御電圧に変換さ
れる。この可変制御電圧により上記ＶＣＯ部３の発振周
波数が制御され、この発振周波数のクロックがその水平
同期信号に同期してドットクロックとされる。
【０００５】また、上記構成のＰＬＬ回路のＶＣＯ部３
にはＬＣ発振回路あるいは水晶振動子が用いられるが、
上記ディスプレイのドットクロックの精度面から、通常
精度のよい水晶振動子が用いられる。
にはＬＣ発振回路あるいは水晶振動子が用いられるが、
上記ディスプレイのドットクロックの精度面から、通常
精度のよい水晶振動子が用いられる。
【０００６】ここに、上記入力映像信号がＶＴＲから出
力されているものである場合、このＶＴＲの定常偏差が
０．１％と小さいことから、上記水晶振動子を用いたＶ
ＣＯ部３でも引き込み動作を行うことができ、同ＶＣＯ
部３を備えたＰＬＬ回路からの出力クロックを上記画像
データの転送クロック（つまりドットクロック）として
用いることができる。
力されているものである場合、このＶＴＲの定常偏差が
０．１％と小さいことから、上記水晶振動子を用いたＶ
ＣＯ部３でも引き込み動作を行うことができ、同ＶＣＯ
部３を備えたＰＬＬ回路からの出力クロックを上記画像
データの転送クロック（つまりドットクロック）として
用いることができる。
【０００７】
【発明が解決しようとする課題】ところで、上記ＶＴＲ
のメカ動作によって同ＶＴＲの定常偏差が一時的に大き
くなり、つまりＶＴＲの出力映像信号が大きく変動する
こともあり、このとき上記ドットマトリクス表示装置の
ＰＬＬ回路においてはその出力映像信号（入力映像信
号）の水平同期周波数がＶＣＯ部３の可変範囲内であれ
ば、ドットクロックと水平同期信号との位相を合わせる
ことができるが、上記ＶＴＲの定常偏差がより大きくな
ると、上記水晶振動子を用いたＶＣＯ部３の可変範囲が
狭いこともあって、その水平同期周波数が可変範囲を外
れることもある。
のメカ動作によって同ＶＴＲの定常偏差が一時的に大き
くなり、つまりＶＴＲの出力映像信号が大きく変動する
こともあり、このとき上記ドットマトリクス表示装置の
ＰＬＬ回路においてはその出力映像信号（入力映像信
号）の水平同期周波数がＶＣＯ部３の可変範囲内であれ
ば、ドットクロックと水平同期信号との位相を合わせる
ことができるが、上記ＶＴＲの定常偏差がより大きくな
ると、上記水晶振動子を用いたＶＣＯ部３の可変範囲が
狭いこともあって、その水平同期周波数が可変範囲を外
れることもある。
【０００８】上記入力映像信号の水平同期信号が１Ｈ
（１ライン）でも上記可変範囲から外れると、上記ＶＣ
Ｏ部３の出力が追いつかなくなり、上記ドットクロック
と水平同期信号との同期がずれていき、それ以降のライ
ンにつて同期が合うまで、時間がかかり、また同キャリ
ーアウト信号の反転信号をドットマトリクス表示装置の
ディスプレイタイミングの１つとしていることから、同
ドットマトリクス表示装置の表示画面が乱れるという問
題点があった。
（１ライン）でも上記可変範囲から外れると、上記ＶＣ
Ｏ部３の出力が追いつかなくなり、上記ドットクロック
と水平同期信号との同期がずれていき、それ以降のライ
ンにつて同期が合うまで、時間がかかり、また同キャリ
ーアウト信号の反転信号をドットマトリクス表示装置の
ディスプレイタイミングの１つとしていることから、同
ドットマトリクス表示装置の表示画面が乱れるという問
題点があった。
【０００９】図３を参照して詳しく説明すると、上記Ｖ
ＴＲからの映像信号の水平同期信号が同図（ａ）の標準
水平同期信号（例えば約１５．７３ｋＨｚ）より短い場
合（同図（ｂ）に示す）、カウンタ部４のキャリーアウ
ト信号がその水平同期信号より遅いタイミングとなり
（同図（ｃ）に示す）、またその映像信号の水平同期信
号がその標準水平同期信号より長い場合（同図（ｄ）に
示す），カウンタ部４のキャリーアウト信号がその水平
同期信号より速いタイミングとなる（同図（ｅ）に示
す）。
ＴＲからの映像信号の水平同期信号が同図（ａ）の標準
水平同期信号（例えば約１５．７３ｋＨｚ）より短い場
合（同図（ｂ）に示す）、カウンタ部４のキャリーアウ
ト信号がその水平同期信号より遅いタイミングとなり
（同図（ｃ）に示す）、またその映像信号の水平同期信
号がその標準水平同期信号より長い場合（同図（ｄ）に
示す），カウンタ部４のキャリーアウト信号がその水平
同期信号より速いタイミングとなる（同図（ｅ）に示
す）。
【００１０】すると、上記入力映像信号の水平同期信号
の単発的な乱れ（１Ｈ（ライン）の乱れ）に対し、それ
以降のラインについて上記ＰＬＬ回路の出力ドットクロ
ックと水平同期信号との同期がずれていき、同期合わせ
に時間がかかってしまう。
の単発的な乱れ（１Ｈ（ライン）の乱れ）に対し、それ
以降のラインについて上記ＰＬＬ回路の出力ドットクロ
ックと水平同期信号との同期がずれていき、同期合わせ
に時間がかかってしまう。
【００１１】このように、上記映像信号の１ラインだけ
なく、複数ラインにおいて上記ＰＬＬ回路からのドット
クロックとその映像信号の水平同期信号との位相が合わ
なくなってしまうため、例えば図４の矢印ａに示すよう
に、上記ディスプレイの表示画面が乱れてしまう。
なく、複数ラインにおいて上記ＰＬＬ回路からのドット
クロックとその映像信号の水平同期信号との位相が合わ
なくなってしまうため、例えば図４の矢印ａに示すよう
に、上記ディスプレイの表示画面が乱れてしまう。
【００１２】この発明は上記課題に鑑みなされたもので
あり、その目的はＶＴＲ等からの映像信号の水平同期信
号の単発的な乱れに際し、表示画面の乱れを抑えること
ができるようにしたドットマトリクス表示装置のＰＬＬ
回路を提供することにある。
あり、その目的はＶＴＲ等からの映像信号の水平同期信
号の単発的な乱れに際し、表示画面の乱れを抑えること
ができるようにしたドットマトリクス表示装置のＰＬＬ
回路を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、この発明は入力映像信号をサンプルホールドした画
像データをアナログ変換してドットマトリクス表示装置
のディスプレイに転送し、このディスプレイに上記入力
映像信号による画像を表示する際、上記入力映像信号の
水平同期信号に同期したサンプリングタイミング信号の
ドットクロックを発生するためのＶＣＯ部と、このＶＣ
Ｏ部からのドットクロックをカウントダウンするカウン
タ部と、このカウンタ部のキャリーアウト信号の反転信
号と上記水平同期信号との位相を比較する位相比較器
と、この位相結果を前記ＶＣＯ部の発振周波数の可変制
御電圧に変換するローパスフィルタとを備えたドットマ
トリクス表示装置のＰＬＬ回路において、上記水平同期
信号と上記キャリーアウト信号との論理積をとり、この
論理積された信号を上記カウンタ部のリセット信号とし
て出力する論理積回路を備え、上記水平同期信号、キャ
リーアウト信号により同カウンタ部を強制的にリセット
するようにしたことを要旨とする。
に、この発明は入力映像信号をサンプルホールドした画
像データをアナログ変換してドットマトリクス表示装置
のディスプレイに転送し、このディスプレイに上記入力
映像信号による画像を表示する際、上記入力映像信号の
水平同期信号に同期したサンプリングタイミング信号の
ドットクロックを発生するためのＶＣＯ部と、このＶＣ
Ｏ部からのドットクロックをカウントダウンするカウン
タ部と、このカウンタ部のキャリーアウト信号の反転信
号と上記水平同期信号との位相を比較する位相比較器
と、この位相結果を前記ＶＣＯ部の発振周波数の可変制
御電圧に変換するローパスフィルタとを備えたドットマ
トリクス表示装置のＰＬＬ回路において、上記水平同期
信号と上記キャリーアウト信号との論理積をとり、この
論理積された信号を上記カウンタ部のリセット信号とし
て出力する論理積回路を備え、上記水平同期信号、キャ
リーアウト信号により同カウンタ部を強制的にリセット
するようにしたことを要旨とする。
【００１４】
【作用】上記構成としたので、上記入力映像信号の水平
同期信号が標準水平同期信号（例えば約１５．７３ｋＨ
ｚ）より遅く、上記カウンタ部からのキャリーアウト信
号が速いときには上記論理積回路４からは同キャリーア
ウト信号の反転信号が出力され、この反転信号により上
記カウンタ部がリセットされ、続いての水平同期信号に
よっても同カウンタ部がリセットされる。
同期信号が標準水平同期信号（例えば約１５．７３ｋＨ
ｚ）より遅く、上記カウンタ部からのキャリーアウト信
号が速いときには上記論理積回路４からは同キャリーア
ウト信号の反転信号が出力され、この反転信号により上
記カウンタ部がリセットされ、続いての水平同期信号に
よっても同カウンタ部がリセットされる。
【００１５】また、上記水平同期信号が標準水平同期信
号より速く、上記カウンタ部からのキャリーアウト信号
が遅いときには上記論理積回路４からは同水平同期信号
が出力され、この水平同期信号により上記カウンタ部が
リセットされる。
号より速く、上記カウンタ部からのキャリーアウト信号
が遅いときには上記論理積回路４からは同水平同期信号
が出力され、この水平同期信号により上記カウンタ部が
リセットされる。
【００１６】これにより、例えばＶＴＲ等の機器からの
映像信号を入力しているとき、上記入力映像信号が乱れ
（１Ｈ（ライン）が単発的に乱れ）ても、それ以降のラ
インについてまでその乱れにより同期がずれていくこと
もなく、つまりドットクロックと水平同期信号との位相
合わせに影響がなく、表示画像の乱れを最小限に抑える
ことができる。
映像信号を入力しているとき、上記入力映像信号が乱れ
（１Ｈ（ライン）が単発的に乱れ）ても、それ以降のラ
インについてまでその乱れにより同期がずれていくこと
もなく、つまりドットクロックと水平同期信号との位相
合わせに影響がなく、表示画像の乱れを最小限に抑える
ことができる。
【００１７】
【実施例】この発明のドットマトリクス表示装置のＰＬ
Ｌ回路は、入力映像信号の水平同期信号に同期してドッ
トクロックを出力し、同ドットクロックをカウンタ部で
カウントし、このカウンタ部のキャリーアウト信号、同
水平同期信号によってそのカウンタ部を強制的にリセッ
トしており、上記水平同期信号の単発的な乱れが生じた
とき、特に同水平同期信号が標準水平同期信号（１５．
７３ｋＨｚ）が早く（あるいは遅く）、カウンタ部４の
出力キャリーアウト信号がその水平同期信号より遅いタ
イミング（あるいは早いタイミング）であるとき、上記
入力映像信号の１Ｈ（ライン）が乱れ、つまり単発的な
乱れに対して、それ以降のラインについてドットクロッ
クと水平同期信号との位相合わせに影響を及ぼさないよ
うにしている。
Ｌ回路は、入力映像信号の水平同期信号に同期してドッ
トクロックを出力し、同ドットクロックをカウンタ部で
カウントし、このカウンタ部のキャリーアウト信号、同
水平同期信号によってそのカウンタ部を強制的にリセッ
トしており、上記水平同期信号の単発的な乱れが生じた
とき、特に同水平同期信号が標準水平同期信号（１５．
７３ｋＨｚ）が早く（あるいは遅く）、カウンタ部４の
出力キャリーアウト信号がその水平同期信号より遅いタ
イミング（あるいは早いタイミング）であるとき、上記
入力映像信号の１Ｈ（ライン）が乱れ、つまり単発的な
乱れに対して、それ以降のラインについてドットクロッ
クと水平同期信号との位相合わせに影響を及ぼさないよ
うにしている。
【００１８】そのため、図１に示すように、このドット
マトリクス表示装置のＰＬＬ回路は、入力映像信号の水
平同期信号とカウンタ部４の出力キャリーアウト信号と
を論理積し、この論理積の信号をカウンタ部４のリセッ
ト信号として出力する論理積回路（アンド回路）５を備
えている。なお、図中、図２と同一部分には同一符号を
付し重複説明を省略する。
マトリクス表示装置のＰＬＬ回路は、入力映像信号の水
平同期信号とカウンタ部４の出力キャリーアウト信号と
を論理積し、この論理積の信号をカウンタ部４のリセッ
ト信号として出力する論理積回路（アンド回路）５を備
えている。なお、図中、図２と同一部分には同一符号を
付し重複説明を省略する。
【００１９】上記構成のＰＬＬ回路の動作を説明する
と、まずＶＴＲ等の機器からの映像信号が入力され、こ
の映像信号の水平同期信号が同期分離されて同ＰＬＬ回
路に入力されているものとする。
と、まずＶＴＲ等の機器からの映像信号が入力され、こ
の映像信号の水平同期信号が同期分離されて同ＰＬＬ回
路に入力されているものとする。
【００２０】すると、上記映像信号の画像データをアナ
ログ変換してドットマトリクス表示装置（ディスプレ
イ）、例えば液晶パネルに転送するためのクロック（サ
ンプリングタイミングを決めるドットクロック）をその
水平同期信号に同期して出力するために、上記ＰＬＬ回
路はその水平同期信号の入力によって引き込み動作を開
始し、ＶＣＯ部３の発振クロックをカウンタ部４でカウ
ントダウンし、このカウンタ部４のキャリーアウト信号
と上記水平同期信号との位相を検出し、この位相差をＬ
ＰＦ部２でＶＣＯ部３の可変制御電圧に変換し、この変
換された電圧により上記ＶＣＯ部３の発振周波数を可変
制御し、発振クロックと上記水平同期信号との位相を合
わせる。
ログ変換してドットマトリクス表示装置（ディスプレ
イ）、例えば液晶パネルに転送するためのクロック（サ
ンプリングタイミングを決めるドットクロック）をその
水平同期信号に同期して出力するために、上記ＰＬＬ回
路はその水平同期信号の入力によって引き込み動作を開
始し、ＶＣＯ部３の発振クロックをカウンタ部４でカウ
ントダウンし、このカウンタ部４のキャリーアウト信号
と上記水平同期信号との位相を検出し、この位相差をＬ
ＰＦ部２でＶＣＯ部３の可変制御電圧に変換し、この変
換された電圧により上記ＶＣＯ部３の発振周波数を可変
制御し、発振クロックと上記水平同期信号との位相を合
わせる。
【００２１】ここに、上記ＶＲＴのメカ動作によって同
ＶＴＲの定常偏差が一時的に大きくなり、同ＶＴＲの出
力映像信号の１Ｈ（ライン）が大きく変動したものとす
ると、その映像信号の水平同期周波数も大きく変動し、
例えば図３（ｂ）に示すように、水平同期信号が標準水
平同信号より短くなると、カウンタ部４の出力タイミン
グ、つまりキャリーアウト信号（ＣＯ）の反転信号が上
記水平同期信号より遅れる（図３（ｃ）に示す）。この
とき、論理積回路５からはその周波数の短い水平同期信
号が出力され、この水平同期信号によってカウンタ部４
が強制的にリセットされる。
ＶＴＲの定常偏差が一時的に大きくなり、同ＶＴＲの出
力映像信号の１Ｈ（ライン）が大きく変動したものとす
ると、その映像信号の水平同期周波数も大きく変動し、
例えば図３（ｂ）に示すように、水平同期信号が標準水
平同信号より短くなると、カウンタ部４の出力タイミン
グ、つまりキャリーアウト信号（ＣＯ）の反転信号が上
記水平同期信号より遅れる（図３（ｃ）に示す）。この
とき、論理積回路５からはその周波数の短い水平同期信
号が出力され、この水平同期信号によってカウンタ部４
が強制的にリセットされる。
【００２２】また、例えば図３（ｄ）に示すように、水
平同期信号が標準水平同期信号より長いとき、カウンタ
部４の出力タイミング、つまりキャリーアウト信号（Ｃ
Ｏ）の反転信号の出力が早くなるが（図３（ｅ）に示
す）、論理積回路５からはそのキャリーアウト信号（Ｃ
Ｏ）の反転信号が出力され、このキャリーアウト信号
（ＣＯ）の反転信号によってカウンタ部４が強制的にリ
セットされ、続いて図３（ｄ）の水平同期信号により同
カウンタ部４が再度強制的にリセットされ、この２度の
リセットにより位相が合わせられる。
平同期信号が標準水平同期信号より長いとき、カウンタ
部４の出力タイミング、つまりキャリーアウト信号（Ｃ
Ｏ）の反転信号の出力が早くなるが（図３（ｅ）に示
す）、論理積回路５からはそのキャリーアウト信号（Ｃ
Ｏ）の反転信号が出力され、このキャリーアウト信号
（ＣＯ）の反転信号によってカウンタ部４が強制的にリ
セットされ、続いて図３（ｄ）の水平同期信号により同
カウンタ部４が再度強制的にリセットされ、この２度の
リセットにより位相が合わせられる。
【００２３】このように、上記水平同期信号の入力に対
し、カウンタ部４の出力タイミング、つまりキャリーア
ウト信号（ＣＯ）のタイミングが遅いときには同水平同
期信号によって同カウンタ部４をリセットし、また同カ
ウンタ部４の出力タイミング、つまりキャリーアウト信
号（ＣＯ）のタイミングが早いときには同キャリーアウ
ト信号によって同カウンタ部４をリセットし、続いて水
平同期信号により同カウンタ部４がリセットされている
ことから、上記映像信号の１Ｈ（ライン）の変動（つま
り単発的な乱れ）に際して以降のラインへの影響がなく
なり、つまりその１ラインについてのドットクロックが
水平同期信号と同期ずれを起こすが、それ以降のライン
についてまで同期がずれることもなく、ディスプレイの
表示画面の乱れを抑えることができる。
し、カウンタ部４の出力タイミング、つまりキャリーア
ウト信号（ＣＯ）のタイミングが遅いときには同水平同
期信号によって同カウンタ部４をリセットし、また同カ
ウンタ部４の出力タイミング、つまりキャリーアウト信
号（ＣＯ）のタイミングが早いときには同キャリーアウ
ト信号によって同カウンタ部４をリセットし、続いて水
平同期信号により同カウンタ部４がリセットされている
ことから、上記映像信号の１Ｈ（ライン）の変動（つま
り単発的な乱れ）に際して以降のラインへの影響がなく
なり、つまりその１ラインについてのドットクロックが
水平同期信号と同期ずれを起こすが、それ以降のライン
についてまで同期がずれることもなく、ディスプレイの
表示画面の乱れを抑えることができる。
【００２４】
【発明の効果】以上説明したように、この発明によれ
ば、入力映像信号の水平同期信号を入力とし、この水平
同期信号に同期してドットクロック（映像信号の変換画
像データをドットマトリクス表示装置に転送するための
クロック）を出力するため、位相比較器、ＬＰＦ部、Ｖ
ＣＯ部およびカウンタ部で構成し、ドットマトリクス表
示装置のＰＬＬ回路において、上記水平同期信号とキャ
リーアウト信号との論理積をとり、この論理積された信
号を上記カウンタ部のリセット信号とする論理積回路を
備え、上記水平同期信号に対し、カウンタ部からのキャ
リーアウト信号の出力タイミングが早いときには同キャ
リーアウト信号と水平同期信号によって上記カウンタ部
をリセットし、同出力タイミングが遅いときには同水平
同期信号によって同カウンタ部をリセットするようにし
たので、例えばＶＴＲからの映像信号を入力している場
合同ＶＴＲのメカ動作によって同ＶＴＲの定常偏差が大
きくなり、同映像信号の１ラインが大きく変動し（単発
的な乱れが生じ）ても、１ラインについて出力ドットク
ロックと水平同期信号との位相が外れるが、それ以降の
ラインに影響しないことから、上記ドットマトリクス表
示装置の同表示画面の乱れを最小限に抑えることができ
るという効果がある。
ば、入力映像信号の水平同期信号を入力とし、この水平
同期信号に同期してドットクロック（映像信号の変換画
像データをドットマトリクス表示装置に転送するための
クロック）を出力するため、位相比較器、ＬＰＦ部、Ｖ
ＣＯ部およびカウンタ部で構成し、ドットマトリクス表
示装置のＰＬＬ回路において、上記水平同期信号とキャ
リーアウト信号との論理積をとり、この論理積された信
号を上記カウンタ部のリセット信号とする論理積回路を
備え、上記水平同期信号に対し、カウンタ部からのキャ
リーアウト信号の出力タイミングが早いときには同キャ
リーアウト信号と水平同期信号によって上記カウンタ部
をリセットし、同出力タイミングが遅いときには同水平
同期信号によって同カウンタ部をリセットするようにし
たので、例えばＶＴＲからの映像信号を入力している場
合同ＶＴＲのメカ動作によって同ＶＴＲの定常偏差が大
きくなり、同映像信号の１ラインが大きく変動し（単発
的な乱れが生じ）ても、１ラインについて出力ドットク
ロックと水平同期信号との位相が外れるが、それ以降の
ラインに影響しないことから、上記ドットマトリクス表
示装置の同表示画面の乱れを最小限に抑えることができ
るという効果がある。
【図１】この発明の一実施例を示すドットマトリクス表
示装置のＰＬＬ回路の概略的ブロック線図である。
示装置のＰＬＬ回路の概略的ブロック線図である。
【図２】従来のドットマトリクス表示装置のＰＬＬ回路
の概略的ブロック線図である。
の概略的ブロック線図である。
【図３】ドットマトリクス表示装置のＰＬＬ回路の動作
を説明する概略的タイムチャート図である。
を説明する概略的タイムチャート図である。
【図４】従来のドットマトリクス表示装置の表示画面を
説明する概略的画面図である。
説明する概略的画面図である。
１ 位相比較器 ２ ＬＰＦ部 ３ ＶＣＯ部 ４ カウンタ部 ５ 論理積回路（２アンド回路）
Claims (1)
- 【請求項１】 入力映像信号をサンプルホールドした画
像データをアナログ変換してドットマトリクス表示装置
のディスプレイに転送し、該ディスプレイに前記入力映
像信号による画像を表示する際、前記入力映像信号の水
平同期信号に同期したサンプリングタイミング信号のド
ットクロックを発生するためのＶＣＯ部と、該ＶＣＯ部
からのドットクロックをカウントダウンするカウンタ部
と、該カウンタ部のキャリーアウト信号の反転信号と前
記水平同期信号との位相を比較する位相比較手段と、該
位相結果を前記ＶＣＯ部の発振周波数の可変制御電圧に
変換するローパスフィルタとを備えたドットマトリクス
表示装置のＰＬＬ回路において、 前記水平同期信号と前記キャリーアウト信号との論理積
をとり、該論理積された信号を前記カウンタ部のリセッ
ト信号として出力する論理積手段を備え、前記水平同期
信号、キャリーアウト信号により同カウンタ部を強制的
にリセットするようにしたことを特徴とするドットマト
リクス表示装置のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11811192A JPH05292432A (ja) | 1992-04-10 | 1992-04-10 | ドットマトリクス表示装置のｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11811192A JPH05292432A (ja) | 1992-04-10 | 1992-04-10 | ドットマトリクス表示装置のｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05292432A true JPH05292432A (ja) | 1993-11-05 |
Family
ID=14728302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11811192A Withdrawn JPH05292432A (ja) | 1992-04-10 | 1992-04-10 | ドットマトリクス表示装置のｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05292432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998007272A1 (fr) * | 1996-08-13 | 1998-02-19 | Fujitsu General Limited | Circuit avec boucle a phase asservie pour dispositif d'affichage numerique |
-
1992
- 1992-04-10 JP JP11811192A patent/JPH05292432A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998007272A1 (fr) * | 1996-08-13 | 1998-02-19 | Fujitsu General Limited | Circuit avec boucle a phase asservie pour dispositif d'affichage numerique |
| AU709396B2 (en) * | 1996-08-13 | 1999-08-26 | Fujitsu General Limited | PLL circuit for digital display apparatus |
| US6392641B1 (en) | 1996-08-13 | 2002-05-21 | Fujitsu Limited | PLL circuit for digital display apparatus |
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