CN1473440A

CN1473440A - 在行锁定数字视频系统中稳定彩色副载波产生的技术

Info

Publication number: CN1473440A
Application number: CNA018183786A
Authority: CN
Inventors: A; A·比卡基
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 2000-10-31
Filing date: 2001-10-23
Publication date: 2004-02-04
Anticipated expiration: 2021-10-23
Also published as: AU2002232805A1; WO2002037862A3; CN100446575C; US6741289B1; DE10197028T5; TW546953B; USRE41399E1; WO2002037862A2; JP2004533130A

Abstract

用于在行锁定数字视频系统中稳定副载波产生的一种技术，通过计算输出波形中出现的一个时间移位、把该时间位移转换成等效的相移、并且把对应的相位校正数目发送到一个波形产生器单元以便校正该时间位移，同时地锁定该同步锁定装置，使得一个共享时钟信号的连续变化，并且因此稳定副载波的产生。

Description

在行锁定数字视频系统中稳定彩色副载波产生的技术

发明领域：

本发明涉及行锁定视频系统。尤其涉及在同步锁定过程中校正由系统引起的彩色副载波中的相移。

发明背景：

行锁定视频系统是获得一个逐行模拟信号的数字系统。这种系统的一个实例是视频解码器。由该系统获取的每一行信号包含同步脉冲和″色同步信号″，两者都不携带在该屏幕上显示的信息。同步脉冲的使用使得同步锁定PLL能定位该模拟信号并且锁定到该模拟信号上。″色同步信号″是出现在消隐期中的副载波频率的八个周期序列，用于把电视接收机同步到该色度信号。信号的显示部分在该信号的同步脉冲和″色同步信号″部分之后传送。由于来自同步锁定步骤的时钟(CLK)信号的连续改变，在彩色副载波PLL中通常产生干扰，这将导致一个相移以及导致色彩条纹失真的结果。下面将给出更详细的背景描述。

复合视频信号包含由视频系统使用在显示器、监视器或电视上产生一个视频图像的信息。每一时间间隔，在复合视频信号的水平部分中包含代表着将要输出在视频显示器、监视器或电视接收机上的一个水平输出行的信息。每一水平周期包括一个水平同步、一个色同步信号和一个视频信息信号。在许多图像传输系统，色彩或色度信息由以彩色信息调幅的彩色副载波信号的特定相位所表示。一个锁相环使用水平同步脉冲来同步该系统，以便显示视频信息的随后的水平行。色同步信号被用于把本机振荡器的相位和频率同步到编码振荡器的相位和频率，使得彩色信息能够被″解码″成基带色差分量。

视频图像或帧由包括在该视频显示中的若干水平行组成。为了显示视频图像或图像帧，视频系统在屏幕的顶部开始并且以一个定时显示在该复合视频信号一个水平行中的信息。用于每一水平行的信息包含在该复合视频信号的水平周期中。每一水平周期之后，视频系统进入下一行并且显示在该复合视频信号系统的下一个水平周期中的信息。这种显示连续进行，直到该视频系统达到视频显示器上的底行为止。在把视频信息显示在该视频显示器的底行上之后，该视频系统必须自行复位到显示器的顶部，以便开始下一帧的显示。为了实现系统自行复位到该视频显示器的顶部，该复合视频信号在用于每一帧的视频信息之后包括一个垂直消隐期。此垂直消隐期使得该视频系统复位到该视频显示器的顶部并且开始该下一帧的水平行信息的显示。因此，在该复合视频信号中把足以包括一帧或一个屏幕的若干水平周期串在一起。每一帧之间，复合视频信号包括一个垂直消隐期，该垂直消隐期使得该视频系统执行垂直复位，并且通过返回视频显示器的顶部而准备下一帧的显示。

在这类系统中，同步锁定PLL装置被用于信号的同步脉冲部分的锁定和对准。在该系统的接收机部分，彩色副载波PLL被利用来检测和锁定该模拟信号的″色同步信号″部分。这两个PLL共用一个共同的CLK信号。当同步锁定PLL锁定和对准视频信号时，相应地调整该CLK。由于这种设计，容易出现接收机中的彩色副载波PLL的正弦波(SINE)的相移干扰的问题。这种干扰是由该同步锁定装置的同时锁定引起的，从而引起CLK信号的连续改变。

本发明的总结

本专利申请中描述的技术是用于稳定在行锁定数字视频系统中的彩色副载波产生，包括几个步骤。该技术包括：计算出现在输出波形中的一个时间移位，把该时间移位转换成一个等效的相移并且根据该等效的相移最后把一个相位校正数目送到一个波形发生器单元(block)。

首先计算该输出波形中的时间位移。输出波形中的时间位移的计算是通过首先计算表示输出波形时间移动量的DELT值完成的。

通过把限幅器输出的数字数目的序列取和与延迟元件的延迟值相乘计算DELT。此关系由下式给出：

DELT＝B*TAU

其中B是限幅器输出的取和而TAU是延迟元件的延迟。

其次，计算输出波形TAV的平均周期。此关系由下式给出：

TAV＝(2^m/F2)*((32-Q)*TAU)

其中TAU是延迟值，F2是副载波锁相环的频率控制数，Q表示时钟输出周期的平均值，m是波形发生器单元的寄存器中存储的比特数。

此技术方案的下一步骤是把时间位移转换为输出波形的一个等效相移，即DELP。此关系由下式给出：

DELP＝Fracof*((B*F2/2^m(32-Q)))*360.

在此公式中，Fracof表示部分循环移位。

该最后的步骤是根据DELP的计算值把由PHQ表示的一个相位校正数目送到波形发生器单元。此关系由下式给出：

PHQ＝Fracof*((-B*F2)/(2^m*(32-Q)))*2^k.

在此表达式中，k值是波形发生器单元的查询表中的比特数。该相位校正数将从每一视频行的输出波形中去除该相移。

附图的简要描述：

图1示出包括本发明实施例的具有附加模拟输入的一个简化有线/卫星机顶盒的示意图。

图1a示出包括本发明实施例的一个数字与模拟视频混合方案的框图示意图。

图2示出本发明最佳实施例的一个框图示意图。

图3示出本发明时钟脉冲发生器电路的一个框图示意图。

图4示出本发明的数字环路滤波器和相位累加器逻辑的框图示意图。

图5示出本发明的波形发生器(DDS)的一个框图示意图。

图6示出本发明的波形发生器(DDS)的可选实施例的框图示意图。

图7示出本发明的相位校正单元的一个框图示意图。

最佳实施例的详细描述

在本发明的最佳实施例中，图1示出的系统表示一个简化的有线/卫星机顶盒。它包括数字化和调节模拟输入信号的视频解码器101，解压缩该数字有线/卫星视频数据流的MPEG解码器102，把混合与覆盖组合的混合/覆盖电路103，用于画中画、覆盖菜单、衰减等功能，或简单地从一个功能切换到另一功能，最后是提取该叠加电路103的组合的数字输出的一个数字视频编码器104，将该组合的数字输出转换成模拟复合视频信号格式，随后送到一个显示单元105。用于叠加电路103、数字视频编码器104和MPEG解码器102后端的叠加电路103的系统时钟由嵌入在视频解码器内的同步锁定电路提供。在能够执行该数字MPEG数据流和数字化的模拟视频信号的任何混合之前，这两个信号必须被水平和垂直同步。

在一个行锁定系统中，是通过让同步锁定电路调制这系统时钟直到该视频解码器101、MPEG解码器102和数字视频编码器104全都与该模拟信源对齐为止来实现该水平和垂直同步。严格说来，编码器的锁定通常是通过HLV同步实现，而解码器对模拟信源的锁定是通过调制这系统时钟实现。利用象VCR的一个噪声视频信源，此锁定处理需要按照到来的视频的时基变化而连续调整。

这就要求该系统时钟按照适量而被加速或减缓。调制该时钟的主要问题在于该彩色副载波产生单元框，在视频解码器101和数字视频编码器104中都使用该彩色副载波产生单元框。视频解码器101中的彩色副载波产生单元锁定到接收的模拟视频信号，以便把高频彩色解调成基带色差信号。

数字视频编码器104中的彩色副载波产生单元框完成相反的操作，并且把该基带色差信号调制成一个高频色度信号。直接数字合成(DDS)方案(图6)几乎普遍被用于既在该视频解码器101中又在和数字视频编码器104中产生该彩色副载波。在此方案中，产生的正弦波形的频率和相位被该系统时钟的一个直接函数。因此，系统时钟中的调制导致在该产生的副载波波形中的相移。这将转化为很讨厌的色彩人工失真，尤其在屏幕的顶部。视频解码器101之内的副载波PLL在一定程度上补偿了由于到来的模拟视频信号的时基中的很慢改变或稳态误差引起的色度副载波相位和频率的漂移。从这中意义上来说，把在数字视频编码器104内的DDS保存到视频解码器101之内是有益的，即把同样的频率控制数F2强制到数字视频编码器104和视频解码器101二者中。

但是，为了最小化彩色副载波中的抖动，副载波PLL的设计具有很小的带宽。因此，它们不能校正例如在VCR磁头切换或磁带摆动的情况下由于模拟视频时基中的快速改变所引起彩色副载波相移。此问题的一个可能的解决方案是周期地复位该副载波的相位。但是这将要求具有一个很稳定的时基的复位信号。由于不能使用该不稳定系统的时钟，所以需要一个单独的晶体驱动复位电路，因此使得整个系统变得复杂。

图1a示出一个可选实施例。其中在模拟域中实现该混合。仅存在一个DDS，即视频编码器104中的唯一的DDS。副载波PLL是在同步锁定叠加处理器106中。相位检测器测量来自编码器的副载波对于该模拟信源中的副载波的相关相位。通过副载波PLL动态地更新(每行一次)频率数目F2，并且发送到该编码器以便锁定两个副载波。类似于图1，发送一个相位校正项来补偿模拟视频信号时基变化。

同样，在一个可选实施例中，计算对于副载波产生的相位的系统时钟调制的效果并且把一个相位校正项加到视频解码器101中的DDS单元以及在数字视频编码器104中的DDS单元。为了跟踪慢变的时基误差，还送出来自视频解码器101内的副载波PLL的频率控制数F2。

在该最佳实施例中，计算对于副载波产生的相位的系统时钟调制的效果并且把一个相位校正项加到视频解码器101中的波形产生单元(DDS)以及在数字视频编码器104中的波形产生(DDS)单元。为了跟踪慢变的时基误差，还送出来自视频解码器101内的副载波PLL的频率控制数F2。

在本发明的该最佳实施例中，时钟脉冲发生器206和波形产生器216可被放置在分别的积分电路中。

以这种情况中，希望有一种技术简化两个芯片之间的接口并且继续消除由于调制(时钟输出)CLOCKOUT而作为视频信源200中时基变化的结果的在输出波形中引起的任何相移。这种新技术包括，针对每一视频行而精确地测量随着视频信源200的时基变化在该输出波形(OUTPUT WAVEFORM)中引起的相位失真量，并且每一视频行发送一次消除这种失真的一个校正项。由于这种校正项必须以低行速率发送并且不要求同步于CLOCKOUT，所以它能够被以并串行转换器219进行并串行转换，并且可用在两芯片之间的单一配线将其每一视频行串行地传输一次。

为了实现这种新技术而对修改图2和图3所示的系统结构，使得其能够计算由该数字环路滤波器214作出的时间校正量。具体地说，数字环路滤波器214和相位累加器逻辑308被组合成图4所示的单一的单元框。

图3示出图2中所示的该时钟脉冲发生器电路206的示意框图。一组十六个延迟元件1-16形成一种环形振荡器300。因此，延迟元件1-16被串行耦合成一个环，使得最后一个延迟元件16的输出耦合到第一延迟元件1的输入端。延迟元件1-16的每一个最好都具有与所有其它延迟元件完全相同的穿越延迟。根据本最佳实施例，所有的的延迟元件1-16都以单一积分电路同时制造，使得在穿越延迟中的任何制造过程的引入变化在延迟元件1-16的每一个中都将完全相同。振荡器302产生的时钟信号CLOCK IN被加到相位比较器304的第一输入端，同时最后的延迟元件16的输出耦合到相位比较器304的第二输入端。相位比较器304的输出DELAY ADJUST被耦合，以便调整每一延迟元件1-16的延迟量。每一延迟元件1-16的输出被耦合到多路调制器306的分别的输出D0-D15。

振荡器302最好是一个晶体振荡器，以便确保时钟信号CLOCK IN的精确度和稳定性，并且可以包括分频电路，用于降低来自晶体频率的时钟信号CLOCK IN的频率。因此，时钟信号CLOCK IN具有精确控制的频率。该时钟信号CLOCK IN由相位比较器304与从最后延迟元件16形成的信号相比较。相位比较器304同时调整全部该延迟元件1-16的延迟，使得全部该延迟元件1-16的组合延迟等于时钟信号CLOCK IN的一个周期。因此，多路调制器306的每一输入端D₀-D₁₅具有与时钟信号CLOCK IN相同的频率但是唯一的相位。最后的输入端D₁₅具有与时钟信号CLOCK IN相同的相位。

由于有十六个延迟元件，所以有十六个不同的时钟相位信号可用，但是如果期望的话，可以利用不同数目的延迟元件。而且，如果上升和下降沿都被利用，则有三十二个不同的时钟相位信号可用。图3示出用于控制该延迟元件1-16的延迟的一个锁相环。显见的是，可以使用其它装置用于控制延迟元件1-16的延迟，例如频率锁定环或一个延迟锁定环。参考图3，可以通过把第一延迟元件1的输入端耦合到相位比较器304的第一输入端(随着时钟信号CLOCK IN)而不是把该第一延迟元件1的该输入端耦合到该相位比较器304的第二输入端来实现一个延迟锁定环。

由数字相位检测器204产生的数字序列表示与对应于该同步脉冲的该视频信号一部分相关的时基误差。对于每一同步脉冲，该相关误差，即由视频信源200确定的实际同步位置和由视频定时发生器208确定的预期同步位置之间的时差在该环路滤波器中处理，并且根据误差的极性和使用在该环路滤波器(图4)中的增益，将CLOCKOUT加速或减缓一个适当的时间量。这减小、以及在稳定状态消除在视频信源200和视频定时发生器208之间的时基误差。但是，由于CLOCKOUT或该CLOCKOUT的某些整约数还使用在该波形产生器216中来合成该输出波形(OUTPUTWAVEFORM)，所以由调制CLOCKOUT所实现的时基误差中的DELT的缩减量还将引起在该OUTPUT WAVEFORM中的移位。在视频信源200具有大时基误差的情况中，例如在每一视频场的开始时能够有微秒误差的VCR的情况中，通常是用于解调彩色信息(在解码器的情况下)或调制彩色信息(在编码器情况下)的具有固定频率的一个正弦波的OUTPUT WAVEFORM的相位将是随机化的。换句话说，随着时基误差的校正，将出现色彩移位，尤其在屏幕的顶部。如果该同步锁定电路调制该系统时钟来跟踪VCR摆动，也将出现类似的色彩移位。

图4所示环路滤波器包括两个路径。在包含框401、402、403、404、405和406路径1(K2路径)中，出自数字相位检测器204的相位误差通过与常数K2相乘而被定标，加到该累积相位误差的先前值，并且被限制以防止上溢。因此，对于一个给定的视频行来说，寄存器404的输出包含用于直到当前行的所有的先前行的定时误差的运行取和，并且有效地把存储器提供到该数字环路滤波器。由于寄存器404的输出是由在一个长时间上的相位误差的取和确定的，并且通过环路滤波器和图4中的相位累加器逻辑关闭该回路，所以来自该MUX 306的CLOCKOUT、视频定时发生器208、数字相位检测器204、寄存器404的输出形成CLOCKOUT的平均值的一个表达式。高u比特QU直接到该加法器407并且构成整数部分。低1比特QL到包括加法器405和寄存器406的一个累加器框。加法器405的溢出比特OB到加法器407。因此，低1比特QL构成表现CLOCKOUT周期平均值的小数部分。用于表示数目Q的比特u+1的数目确定了使用该相位累加器308、MUX 306所能合成的CLOCKOUT以及可从该环形振荡器得到的相位的精确程度。在本实施方案中，用20比特表示Q。整数部分QU使用u＝3比特，而小数QL使用1＝17比特。

假设可得到由如图3所示的一个稳定外部振荡器302和使用16相位驱动的一个16元件的环形振荡器，则CLOCKOUT的平均周期由下式给定：

TCLOCKOUT＝(32-Q/32)*TCLKIN＝(32-Q/32)*32*TAU＝(32-Q)*TAU

(1)

其中Q的整数部分以二进制表示为QU(u)QU(u-1)，，，QU0，而Q的分数的小数部分以二进制表示为QL(1)QL(1-1)，，，QL0。TAU对应于被认为是均匀的一个延迟元件的延迟。

使用在该环形振荡器中的抽头数确定产生的CLOCKOUT的相位间隔大小。抽头越多则给出的CLOCKOUT具有的抖动越小。针对使用更多抽头的环形振荡器必须适当修改上述的公式(1)。在一个实施例中，FCLKIN＝50.625MHz。这将给出TCKLIN＝19.75Ns，TAU＝600Ps。针对Q＝2.00的标称值，给出额定的FCLOCKOUT＝54MHz。

与具有存储器和保持CLOCKOUT的平均值的一个表示的K2路径相比，包括408、415、409、410和411的K1路径没有存储器并且响应针对一个给定行的时基误差的瞬时值。针对每一视频行，通过与常数K1相乘，定标来自该数字相位检测器204的时基误差。乘法器的输出在限幅器405限幅，使得K1路径作用的时基误差量被限制到能够在一个视频行中被校正的一个值。产生的数目B装入运算寄存器409。随后，针对每一CLOCKOUT，寄存器4 09的输出在限幅器41 0被限制到+/-L，从该限幅的输出减去该未限幅的输出，并且411的输出端的结果被重新输入到寄存器409。继续执行此处理，直到409的输出变成小于+/-L。因此，该限幅器410输出端的数字数目的序列将包括适当数目的+/-L，以及它的绝对值小于L的一个最后的数目，使得在该顺序中的全部数目的取和总计达到B(例如对于B＝11和L＝2来说，序列将被2，2，2，2，2，1，0，0，0...)。限幅器410的输出在该加法器407被加到Q的高比特以及溢出比特OB。为了防止下溢而在该限幅器412限幅之后的相加结果被加到相位累加器，该累加器包括加法器413以及寄存器414。寄存器414的输出转到环形振荡器并且选择16个可用的相位之一。限幅L被选择为Q的整数部分的标称值。因此在此实施方案中的L＝2。这意味着对于L＝0来说，CLOCKOUT是在其标称频率。对于L＝2来说，CLOCKOUT将运行快大约6％，而对于L＝-2，CLOCKOUT将运行慢大约6％。

限幅器410输出端的数字序列中的每一数目x将使得相位累加器选择一个抽头，该抽头是在正常选择的抽头之前(如果x＞0)或之后(如果x＜0)x一个抽头。由于x个抽头的跳跃对应于x*TAU的一个时间移动，所以由K1路径引起的总的时间移位将简直为DELT＝B*TAU。在当前实施例中，调节该极性，如果来自视频信源200的同步脉冲早于预期的情况，则使得B＞0，而如果来自视频信源200的同步脉冲迟于预期的情况迟，则使得B＜0。在前一种情况下，环路滤波器将使得CLOCKOUT加速，而在后一种情况下将使得CLOCKOUT减缓。CLOCKOUT的这种加速和减缓的效果将提前或延迟由视频定时发生器208产生的整个脉冲构象，具体地说是提前或延迟该同步脉冲一个量DELT，使得该视频信源200和视频定时发生器208能够被校准。对于一个视频行上的给定定时误差来说，DELT将视K1和K2路径上的情况而定。但是为了保持回路的稳定性，K1/K2的比例的选择是很大的(大于2¹⁶)。即意味着K2路径的效果能够在很大的程度上被忽略，而由该数字环路滤波器引入的时基校正DELT将由K1路径确定，即数学地表示为：

DELT＝B*TAU (2)

注意，当前实施例中的限幅器410的设计使得在该加法器407的+/-L的相加将引起CLOCKOUT在标称值的+/-6％的范围内变化。

只要限幅器410的输出端的数字序列中的数目不为零，就在适当的方向上执行时基校正。在一个视频行中，根据视频标准，将有CLOCKOUT脉冲的标称数目NN。对于每一CLOCKOUT来说，由于能够有L*TAU的一个时基校正，所以在单行中的最大时基校正值将给定为NN*L*TAU。例如，在NTSC标准和54MHz标称的CLOCKOUT的情况下，每一行的CLOCKOUT的数将是NN＝858*4＝3432。因此，由于L＝2和TAU＝600ps，则能够从K1路径实现的最大时基校正值将是3432*2*600ps＝4.2us。此限制将没有严重的结果，因为即使很严重的12us的头部切换也能够仅以三行补偿。

因此，为了保证上述方程式(2)的有效性，限幅器415必须设计为使得其输出B总是小于NN*L。

而且，图5示出在该最佳实施例中的DDS。频率数目F2被加到加法器501的第一输入端。该加法器的输出耦合到一个寄存器502。此寄存器由信号CLOCKOUT时钟控制。寄存器该内容耦合到该加法器501的第二输入端。因此该信号F2的值以信号CLOCKOUT确定的速率在时间上累加在寄存器502中。这将在寄存器502中产生一系列的值，表示用于相对于信号CLOCKOUT的该周期信号的一个时基。注意，该加法器501允许上溢，因此存储在寄存器502中的系列值耦合到一个查询表(LUT)，以便将此周期的锯齿波形变换成一个正弦波。存储在寄存器502中的比特数m确定平均周期的精度，而LUT中的比特数k确定每一时钟周期中的相位精度。OUTPUT WAVEFORM的平均周期(TAV)由下式给定：

TAV＝(2^m/F2)*TCLOCKOUT (3)

如能够在公式(3)中看到的那样，OUTPUT WAVEFORM周期和频率是TCLOCKOUT的一个直接函数。如上面解释的那样，对于一个给定的视频行，实际同步位置和预期同步位置的差值将在数字相位检测器204的输出产生一个误差信号。此误差信号被加到数字环路滤波器214并且使得信号CLOCKOUT加速或减缓。结果是，根据该误差信号的极性，由该视频定时发生器208产生的全部脉冲都被延迟或提前一个量DELT。由于CLOCKOUT还使用在该波形产生器216中，所以该OUTPUT WAVEFORM还将通过等于DELT的一个量移入时域。

同样，OUTPUT WAVEFORM被移位的时间DELT的量由公式(2)给定。组合公式(3)和(1)将产生：

TAV＝(2^m/F2)*TCLOCKOUT＝(2^m/F2)*(32-Q)*TAU (4)

在校正时间DELT期间的副载波周期数被给定为：

NOFC＝(DELT/TAV) (5)

由于一个完整周期对应于360度相移，这将无从与没有相移区别，所以循环移位的副载波的有效数目由NOFSC的小数给定。例如，对于DELT＝1.5us以及TAV＝279ns来说，DELT/TAV＝5.37并且该循环移位的有效数是0.37。

由于输出波形该一个周期TAV对应于360度，所以一个分数循环移位将对应于一个相移DELP，给出为：

DELP＝Fracof(DELT/TAV)*360＝Fracof(B*TAU/((2^m*(32-Q)*TAU)/F2))*360＝

Fracof(B*F2/(2m^*(32-Q)))*360 (6)

有可能通过发送具有要求的清晰度的一个校正项PHQ来校正DELP。由于OUTPUT WAVEFORM中的固有的相位分辩力是由k(LUT中的比特数)确定，所以当前实施例在校正项PHQ中使用K比特的精度。注意，理论上达到m比特的精确度是有可能。

首先，波形产生器216被修改如图6表示。通过观察该事实，即针对一个CLOCKOUT周期而通过602相加的2k的一个PHQ将把该OUTPUTWAVEFORM的相位移位360度，来计算该校正项。因此，为了消除DELP的相移，可以发送一个校正项，其将把该OUTPUT WAVEFORM移位DELP。则，

PHQ＝(-DELP*2^k)/360＝Fracof((-B*F2)/(2^m*(32-Q)))*2^k

(7)

校正项PHQ的一个可能的实施方案以图7中的相位校正框实现。如果705的输出端的分割结果以二进制表示，则小数点之前的开头的k比特将形成PHQ。由于每视频行都将必须计算一次该PHQ项，所以图7所示的乘法器和除法器将能够具有一个以上的时钟周期来结束该计算，并且能够串行地执行从而降低硬件复杂性。在当前实施例中，使用了串行乘法器和分频器。针对每一行计算彩色副载波开始之前的PHQ。这将给它们从该行的开始到脉冲串的开始的大约5us完成该计算。如果波形产生器处于与该相位校正框相同的电路中，形成该相位校正项PHQ的该k比特能够以并行形式递送到波形产生器，如利用视频解码器的情况与一样。另外，其可在该并串行转换器219串行化并且发送到具有其自己的波形产生器的第二电路，如利用数字视频编码器的情况一样。

对于本专业技术人员显见的是，在不背离由所附的权利要求书定义的本发明的精神范围的条件下可以实现对于本最佳实施例的各种修改。

Claims

1.在一个视频信号中稳定彩色副载波产生的一种方法，包括步骤：

a.计算出现中一个输出波形中的一个时间移位；

b.把该时间移位转换成一个等效相移；并且

c.根据该等效相移把一个相位校正数目发送到波形发生器单元。

2.根据权利要求1的方法，其中，针对每一视频行计算该时间移位。

3.根据权利要求1的方法，其中，计算在一个输出波形中一个时间移位包括步骤：

a.计算输出波形被移位的时间量DELT；并且

b.计算该输出波形的平均周期TAV。

4.根据权利要求3的方法，其中该输出波形被移位的时间量DELT由下式给出：

DELT＝B*TAU

其中B是通过一个限幅器输出的数字数目的一个序列的取和，并且TAU是一个延迟元件的延迟。

5.根据权利要求3的方法，其中输出波形的平均周期TAV由下式给定：

TAV＝(2^m/F2)*((32-Q)*TAU)

其中TAU是一个延迟元件的延迟，F2是来自副载波锁相环的频率控制数目，Q是时钟输出周期的一个平均值而m是存储在一个寄存器中的比特数目。

6.根据权利要求1的方法，其中，把时间移位转换为该输出波形DELP的一个等效相移DELP由下式给出：

DELP＝Fracof*((B*F2)/(2^m*(32-Q)))*360

其中B是由限幅器输出的数字数目的一个序列的取和，F2是来自一个副载波锁相环的频率控制数，Q是一个时钟输出周期的平均值，m是存储在一个寄存器中的比特数目，Fracof是分数循环移位。

7.根据权利要求1的方法，其中根据该等效相移把一个相位校正数目PHQ发送到波形发生器单元由下式给出：

PHQ＝Fracof*((-B*F2)/(2^m*(32-Q)))*2^k

其中k是一个查询表中的比特的数量，B是由限幅器输出的数字数目一个序列的取和，F2是来自副载波锁相环的频率控制数目，Q是时钟输出周期的平均值，m是存储在一个寄存器中的比特数目，而Fracof是该分数循环移位。

8.根据权利要求1的方法，其中该相位校正数将从每一视频行的输出波形中消除该相移。

9.根据权利要求1的方法，其中将根据针对每一视频行的等效相移把相位校正数送到一个波形发生器单元。

10.一种用于稳定在一个视频信号中的彩色副载波产生的装置，该装置包括：

a.一个时钟脉冲发生器电路；

b.一个数字相位检测器；

c.一个数字环路滤波器；

d.一个波形发生器；和

e.一个相位校正单元。

11.权利要求10的装置，其中该装置可以还包括一个并串行转换器。

12.权利要求10的装置，其中该时钟脉冲发生器电路包括：

a.一振荡器；

b.一个相位累加器逻辑单元；

c.一个多路调制器；

d.一个相位比较器；和

e.多个延迟元件。

13.权利要求12的时钟脉冲发生器电路，其中该多个延迟元件串行耦合成一个环状形式，使得最后的延迟元件的一个输出端耦合到第一延迟元件的输入端。

14.权利要求12的时钟脉冲发生器电路，其中该多个延迟元件的每一个具有完全相同的延迟时间。

15.权利要求12的时钟脉冲发生器电路，其中该振荡器产生一个CLOCKIN信号。

16.权利要求12的时钟脉冲发生器电路，其中该CLOCKIN信号与该相位比较器的第一输入端耦合。

17.权利要求12的时钟脉冲发生器电路，其中该多个延迟元件的输出端耦合到该相位比较器的第二输入端。

18.权利要求12的时钟脉冲发生器电路，其中相位比较器该的一个输出与多个延迟元件的每一个耦合以便实现延迟调整。

19.权利要求12的时钟脉冲发生器电路，其中多个延迟元件的每一个的一个输出与该多路调制器的对应输入耦合。

20.权利要求12的时钟脉冲发生器电路，其中该CLOCKIN信号和该最后的延迟元件的输出在相位比较器中相比。

21.权利要求12的时钟脉冲发生器电路，其中该相位比较器调整多个延迟元件的每一个的延迟，使得该多个延迟元件的组合的延迟等于该CLOCKIN信号的一个周期。

22.权利要求10的装置，其中该数字环路滤波器包括一个K1路径和一个K2路径。

23.权利要求22的数字环路滤波器，其中用于来自该数字相位检测器的每一视频行的相位误差被输入到该K2路径，该K2路径包括：

a.一个第一定标器；

b.一个第一加法器；

c.一个第一限幅器；

d.一个第一寄存器；和

e.一个累加器单元。

24.权利要求23的K2路径，其中该第一定标器通过一个常数K2相乘该相位误差。

25.权利要求23的K2路径，其中该第一加法器把该第一定标器的一个输出与该第一寄存器的一个输出Q相加。

26.权利要求23的K2路径，其中该第一加法器的一个输出与该第一限幅器的一个输入耦合。

27.权利要求23的K2路径，其中该第一限幅器的一个输出与该第一寄存器的一个输入耦合。

28.权利要求23的K2路径，其中该第一寄存器的输出Q与第一加法器的一个输入耦合。

29.权利要求23的K2路径，其中该K2路径被分解成一个较高的K2路径和一个较低的K2路径。

30.权利要求23的K2路径，其中来自输出Q的低比特与该较低的K2路径的累加器单元耦合。

31.权利要求23的K2路径，其中来自输出Q的高比特与该较高的K2路径耦合。

32.权利要求23的数字环路滤波器，其中来自该数字相位检测器的针对每一视频行的相位误差被输入到该K1路径，该K1路径包括：

a.一个第二定标器；

b.一个第二限幅器；

c.一个第二寄存器；

d.一个第二加法器；和

e.一个第三限幅器。

33.权利要求32的K1路径，其中该第二定标器通过一个常数K1相乘该相位误差。

34.权利要求32的K1路径，其中该第二定标器的一个输出与该第二限幅器的一个输入耦合。

35.权利要求32的K1路径，其中该第二限幅器的一个输出B与该第二寄存器的第一输入耦合。

36.权利要求32的K1路径，其中该第二寄存器的一个输出与一个第三限幅器的一个输入耦合。

37.权利要求32的K1路径，其中该第二寄存器的输出与一个第二加法器的一个输入耦合。

38.权利要求32的K1路径，其中该第三限幅器的一个输出+/-L与该第二加法器的输入耦合。

39.权利要求32的K1路径，其中该第二加法器的一个取和与该第二寄存器的一个第二输入耦合。

40.权利要求22的数字环路滤波器，其中该第三限幅器的输出+/-L、K2路径中的较高比特和较低的K2路径的累加器单元的一个输出OB与一个第三加法器的一个输入耦合。

41.权利要求22的数字环路滤波器，其中一个第三加法器的一个输出与一个第四限幅器的一个输入耦合。

42.权利要求22的数字环路滤波器，其中该第四限制的一个输出与该时钟脉冲发生器电路中的该相位累加器逻辑单元的一个输入耦合。

43.权利要求12的时钟脉冲发生器电路，其中该相位累加器逻辑单元的至少一个输出与该多路调制器的一个对应输入耦合。

44.权利要求22的数字环路滤波器，其中该第二限幅器的输出B和第一寄存器的输出Q与该相位校正单元的一个输入耦合。

45.权利要求10的装置，其中该相位校正单元的一个输出PHQ耦合到并串行转换器或波形产生器。

46.权利要求10的装置，其中并串行转换器的一个输出与该波形发生器耦合。