CN1018135B

CN1018135B - 实现多幅图象显示的特殊效果的视频处理器

Info

Publication number: CN1018135B
Application number: CN88106205A
Authority: CN
Inventors: 戴维·罗威尔·麦克尼利; 唐纳德·亨利·韦利斯
Original assignee: RCA Licensing Corp
Current assignee: RCA Licensing Corp
Priority date: 1987-08-19
Filing date: 1988-08-19
Publication date: 1992-09-02
Also published as: HK1000198A1; US4782391A; KR890004560A; DE3875555D1; ES2036685T3; CN1031634A; EP0304308B1; JP2997884B2; JPS6471274A; KR960016437B1; DE3875555T2; EP0304308A2; EP0304308A3

Abstract

供显示装置用的视频特辑处理机包括与显示器行同步的第一时钟信号和与辅助视频信号的所述水平同步分量相位同步的歪斜偏移第二时钟信号。对歪斜偏移时钟信号做出反应的A/D转换器产生表示所述辅助视频信号的数字样值。对行同步的和歪斜偏移时钟信号做出反应的时钟转换电路把与歪斜偏移时钟信号同步出现的数字样值转换成与行同步时钟信号同步出现的数字样值。与行同步时钟信号同步出现的数字样值被存储在存储器中。

Description

本发明涉及用于在单一荧光屏上同时显示多幅图象的数字电视（TV）信号处理系统。

近年来，由于大量存在价格低廉的数字硬件和存储器，因此，已存在对数字TV日益增长的兴趣。数字TV使用户能够对输入的视频信号重新安排格式。例如，在具备图中有图（PiX-inpiX）特征的数字TV中，辅助的或二次视频信号SVS〔例如，来自盒式录象机（VCR）调谐器和IF电路的信号〕在显示屏幕上，在由主要的或一次视频信号PVS〔例如，来自TV调谐器和中频（IF）电路的信号〕确立的全图象中，确立一种小图象，如同插图一样。

当所述一次的或者所述二次的视频信号是一种非标准信号时，就可能在所显示的插入图象中出现定时或歪斜误差，这种误差以锯齿形垂直边缘的形式出现。在这里所应用的非标准信号是指在一个水平周期（而且通常为非恒定或跳动的水平周期）中，具有非标准彩色副载波周期数的视频信号。非标准信号的典型实例是由盒式录象机（VCR）或电视唱片重放机（VDP）产生的视频信号。水平行周期的这种周期性变化（也被称为时基误差）通常是由磁带或唱片的速度变化引起的。

所述歪斜误差不仅产生于输入的视频信号中的一个（或者两者都）是非标准的时候，而且，当两个标准的视频信号系接受自彼此不同步的信号源时也会出现。这是因为在特定的信号标准〔例如，（美国）国家电视制式委员会（NTSC）〕的容差限度之内，同步信号间也会有不同的频率，由此，所述同步信号的相位彼此相对进动，从而引起歪斜误差。

为了理解这些定时或歪斜误差如何可能影响叠加的插入图象，理解在典型的图中有图的TV接收机中，一次和二次视频信号PVS和SVS如何进动是很有用的。二次视频信号SVS是在由取样时钟信号确定的时刻被取样和数字化的。然后，代表所述二次视频信号SVS的数字样值在水平方向上和垂直方向上被二次取样，以产生代表缩小尺寸的图象的样值流。例如，为了使图象的尺寸以3比1的比例缩小，则每隔二个样值和每隔二行进行一次贮存，而把那些中间的样值和行废弃。

二次视频信号SVS的一场期间取得的数字样值被存储在场存储器中。利用与显示偏转信号（例如，所述一次视频信号PVS的水平同步分量）理想地相关的时钟信号，从所述存储器中读出这些样值。再把从存储器中读出的所述样值转换成能反映出所述缩小尺寸的二次图象特征的模拟信号SVS′。在大图象中产生小图象的过程中，在每个时刻，视频开关（其输入端耦合接收一次视频信号SVS和缩小尺寸的二次视频信号SVS′）把两个输入信号中的适当的一个加到显示装置上。在Christopher等人发明的，题为“一个图象中有图象的电视系统的定时校正”的美国专利第4，638，360号中，描述了一种说明性的图中有图的TV接收机，及其歪斜误差校正系统。

上述Christopher等人的专利中示出所述图中有图TV接收机的两个实施例。在一个实施例（图2）中，取样时钟信号与二次视频信号SVS的彩色同步信号分量同步。在第二个实施例（图3）中，取样时钟信号与一次视频信号PVS的彩色同步分量同步。在两个实施例中，都对数字样值进行了歪斜误差校正：（1）在将样值存储到存储器中之前（对由二次视频信号SVS的水平行周期的变化所引起的歪斜误差进行校正），以及（2）在将样值从存储器读出之后（对由一次视频信号PVS的水平行周期的变化所引起的歪斜误差进行校正）。

本发明的目的是提供这样一种视频处理器电路，其特点在于，能够实现在一个电视屏上同时显示各式各样的多幅图象的特殊效果（例如：图中有图、TV引导、和复眼方式）而不出现歪斜现象。

按照本发明，主时钟信号，即，系统时钟信号FCS与用于使各显示偏转电路同步的定时信号相位同步。耦合接收所述主时钟信号FCS，并且对二次视频信号的同步分量做出反应的装置，产生一种歪斜偏移时钟信号SCS：（1）具有与二次视频信号SVS的所述同步分量的相位对准的相位，以及（2）在逐次的相位调整之间，具有与所述第一时钟信号FCS的周期相同的周期。模数（A/D）转换器把所述二次视频信号SVS转换成与所述歪斜偏移时钟信号SCS同步出现的数字样值流。时钟转换装置，对所述主时钟信号FCS和所述歪斜偏移时钟信号SCS做出反应，把与歪斜偏移信号同步出现的数字样值流转换成与所述主时钟信号同步出现的数字样值流。响应所述主时钟信号FCS的存储器存储所述数字样值，并且，在其输出端与所述主时钟信号同步地提供这些样值。

当本发明用于在大的主图象中产生小的插入的图象（例如，在图中有图的方式中）时，所述系统时钟信号FCS和歪斜偏移时钟信号SCS两者都以缩小因子N分频。A/D转换器对缩小频率的歪斜偏移时钟信号SCS/N做出反应，对所述二次视频信号二次取样。时钟转换装置响应所述缩小频率的时钟信号SCS/N和FCS/N，把以SCS/N频率出现的数字样值流转换成以FCS/N频率出现的数字样值流。

来自时钟转换装置的所述数字取样以缩小了的FCS/N频率写入存储器，但是，以全FCS频率从存储器中读出。来自存储器的数字样值被转换成能够反映缩小尺寸的二次图象特征的模拟信号。响应快速开关信号FST，又耦合接收所述一次视频信号PVS和能够反映缩小尺寸的二次图象特征的模拟信号SVS′的视频开关，把两个输入信号中的适当的一个加到显示装置上，以在大图象中产生小图象。

另一方面，也有可能以全时钟频率FCS和SCS来操作所述A/D转换器和时钟转换电路。假如那样的话，二次视频信号SVS就在存储于存储器的时候被二次取样。例如，对于以3比1的比例缩小（即，N＝3）的情况，每隔二个样值以及每隔二行存储一次，因而，所述象素和行地址每隔二个样值以及每隔二行分别增值一次。

按照本发明的另一个方面，把应用两种时钟信号（与显示同步的主时钟FCS，以及与第二视频信号的同步分量同步的歪斜转移时钟信号SCS）的概念用于具有TV引导方式的电视接收机中。在该TV引导方式中，若干频道（例如，9，12、16等等）同时显示在屏幕上，因此，用户不需要逐个地按所有TV频道的开关就能选择节目。

在该TV引导方式中，在对有关的视频信号二次取样之前，所述第二时钟信号逐个地与各个频道的同步分量锁定相位。另一方面，主时钟信号，即，系统时钟信号保持与显示偏转信号HDS_D和VDS_D相位同步。所述时钟转换装置顺序地把与有关的同步分量同步出现的数字样值转换为与所述时钟信号同步出现的数字样值流。转换后的数字样值被存储在一个光栅映象存储器中，并显示在屏幕上，以产生多幅图象。

按照本发明的再一个方面，上述技术用于产生一种复眼（fly′s eye）效果。在该复眼方式中，TV接收机在屏幕上显示若干幅相同的图象（例如，9、12、16等等）。所述各图象可以或者是相同的，或以场间隔时间而随时间替换，但是，它们全是由同一TV节目产生的。在这种型式中，主时钟信号保持与显示装置同步，而所述第二时钟信号则与以复眼方式显示的频道的同步分量相位同步。

在附图中：

图1说明包括按照本发明原理的视频特辑处理机部分的数字TV接收机的方框图;

图2描绘视频特辑处理机的详细的方框图;

图3示出适用于图2视频特辑处理机的时钟转换电路;

图4说明用来产生适用于图3的时钟转换电路基准信号REF的电路;

图5是用来产生用于图3的时钟转换电路的若干时钟信号的电路;以及

图6至图8是对理解图3的时钟转换电路的工作有用的波形图。

在附图中，连接各方框的线路，根据实际情况，或者代表传输模拟信号的单一导线，或者代表传输二进制数字信号的总线。截取个别互连线路斜线记号的旁注值表示该线路或总线并行连接线的数目，而括号内的数值代表该取样的脉冲重复频率。

本发明可以用复合视频信号的数字形式或者模拟形式来实施，这对于TV信号处理领域的技术人员来说是容易理解的。

然而，为了便于详细说明，这里将假定所述复合视频信号是一种二进制数字信号。

还将进一步假定：输入的视频信号名义上符合NTSC标准格式。名义上符合NTSC标准格式的信号实例是由盒式录象机或电视唱片重放机产生的视频信号（下文称为非标准视频信号）。

图1示出同时处理来自两个独立信号源12和14的，以存储器为基础的TV接收机。信号源12（例如，TV天线、调谐器和IF电路）提供第一基带复合视频信号CV1。信号源14（例如，VCR）产生第二基带复合视频信号CV2。

第一和第二复合视频信号CV1和CV2各自加到一对电子开关16和18上。开关16对选择信号SS起反应，选择两个输入信号CV1和CV2之一（下文称为第一视频信号PVS），加到第三电子开关20的第一输入端上。第二开关18对倒相的选择信号SS起反应，把两个输入信号CV1和CV2中的另一个（下文称为第二，即，辅助视频信号SVS）加到模拟信号处理机（ASP）50。

前已指出，一次视频信号PVS在TV屏幕上形成全尺寸的大图象，而由二次视频信号SVS所形成的缩小尺寸的小图象就覆盖在它上面。由用户决定两个输入视频信号CV1和CV2中的哪一个用于确立大图象。另一个视频信号自动地用于产生小图象。TV 接收机10的控制微处理机（未示出）响应用户指令，产生选择信号SS和 SS。

模拟信号处理机50包括低通滤波器52和带通滤波器54。低通滤波器的上截止频率约为1.5MHz，它传递亮度（Luma）信号（称为二次亮度信号Ys）而排斥色度信号。下面将明白，低通滤波器52还起水平方向上的抗混叠（antialiasing）滤波器的作用。具有大约3.58MHz±0.5MHz通带的带通滤波器54，从所述二次视频信号SVS回收色度分量C_S。耦合接受色度信号C_S的色度解调器56产生一对基带色差信号Us和Vs（例如，R-Y和B-Y）。在部件50中，所述各电路（例如，LPF52等等）都是普通的，因此，对它们不予详细说明。

二次亮度信号Ys加到同步信号分离器58上，用来提取水平和垂直同步脉冲。将同步分离器58的输出信号提供给同步锁相环路（PLL）60，以在其输出端产生二次水平同步信号HSS_S。同步锁相环路60提高了从二次视频信号SVS回收的所述水平定时信息的抗干扰性。

将同步分离器58输出端的水平和垂直同步脉冲进一步加到低通滤波器62，以便在其输出端只提供垂直同步脉冲而把水平同步脉冲除掉。将由低通滤波器62输出的垂直同步脉冲耦合到门限值检波器64，以产生垂直同步信号VSS_S。

来自模拟信号处理部件50的各信号（即，Ys、Us、Vs、HSS_S和VSS_S）加到本发明的视频特辑处理机（VFP）100上。将后者的能够反映所述缩小尺寸的二次图象特征的模拟输出信号SVS′耦合到视频开关20的第二输入端。前已提及，响应快速开关信号FST的开关20把两个输入信号PVS和SVS′中适当的一个加到TV接收机的信号处理电路22上。

信号处理电路22从由视频开关20提供的复合视频信号中产生红色、绿色和兰色激励信号。这些信号加到显象管或显示器24的相应的红色、绿色和兰色电子抢上。此外，信号处理电路22还从一次视频信号PVS中分离一对水平和垂直偏转信号HDS_D和VDS_D，用于加到显示器24的水平和垂直偏转绕组26上。红色、绿色和兰色电子束响应相应的激励和偏转信号，在屏幕28上扫出一幅光栅，在大图象内产生所期望的小图象。

下面结合图2说明包含本发明的视频特辑处理机100的结构和工作。压控振荡器（VCO）102响应低通滤波后的相位误差信号PES_L，产生第一时钟信号FCS，后者相对于一次视频信号PVS的水平同步分量HSS_D锁定相位和频率。

将第一时钟信号FCS的额定频率规定为水平同步频率F_H的1374倍。在NTSC系统中，水平同步频率设定在彩色副载波频率3.58MHz的2/455倍。依此，规定F_H为约15.734KHz，而FFCS则约为21.7MHz。

计数器104以因数1374对所述第一时钟信号FCS分频，以产生相位与所述第一时钟信号FCS对准，而频率大约等于一次视频信号PVS的水平同步分量HSS_D的频率F_H的信号。鉴相器106把计数器104输出端的信号的相位同所述显示水平同步信号HSS_D（该信号可能以来自TV接收机的水平偏转电路的回扫信号的形式出现）的相位作比较，以产生相位误差信号PES。后者在低通滤波器108中经过低滤波以提高其抗干扰性，同时，消去输入到鉴相器的各种频率。低通滤波的相位误差信号PES_L加到压控振荡器102上，以产生21.6MHz的第一时钟信号FCS，后者与一次视频信号PVS的水平同步分量HSS_D相位和频率同步（即，行同步）。

前已指出，视频特辑处理机100用两种时钟信号：（1）第一时钟信号FCS（也称为主要的、系统的或行同步时钟信号），该信号相对于显示水平同步信号HSS_D锁定相位和频率，以及（2）第二时钟信号SCS（也称为歪斜偏移时钟信号），每一水平行其相位偏移一次，使与二次视频信号SVS的水平同步分量的相位对准，并且，逐次相位调整之间的周期等于第一时钟信号FCS的周期。

为了产生歪斜偏移第二时钟信号SCS，视频特辑处理机100装备有歪斜偏移器或相移器110。歪斜偏移器110以各种不同的时间量延迟第一时钟信号FCS，以产生若干具有不同相位的时钟信号，但所有这些时钟信号都具有与所述第一时钟信号相同的周期。检波器（未示出）耦合接受前述多相位的时钟信号，并且响应第二视频信号SVS的水平同步分量HSS_S，选出相位最接近于水平同步分量HSS_S的时钟信号。美国专利3，911，368号（Tarcy Hornoch）示出一种适合作为歪斜偏移器或相移器110的电路方案。题为“信号相位校准电路”，由McNeely于1987年8月7日提出的美国专利申请第082，419号，描述了相移器110的另一个可能的方案。

行同步时钟信号FCS和歪斜偏移时钟信号SCS加到以因数N分频的电路112和114，以产生一对缩小频率的时钟信号 FCS/N和SCS/N。在所述图中有图方式中，缩小因子N表示所述小的插入图象在水平和垂直两个方向上尺寸的缩小倍率。举例来说，缩小因子N可以假定为1、2、3……16中的任一整数。在变焦距方式中，缩小因子N设定为一，从而，不对存储在存储器中的视频信号进行二次取样。

来自模拟处理机50的亮度和色度信号Ys、Us和Vs加到模拟多路复用设备（以下简称为mux）120的对应的输入端上。已缩小频率的二次时钟信号SCS/N加到0至3计数器116上，后者产生模拟mux 120的控制信号。模拟mux 120以缩小后的SCS/N频率，在其输出端产生由值Y、U、Y、V、Y、U……构成的数列。模数（A/D）转换器122响应已缩小频率的第二时钟信号SCS/N，把输入的数列Y、U、Y、V、Y……转换成具有相应值的6-比特数字样值流。

时钟转换电路124，响应已缩小频率的第一和第二时钟信号FCS/N和SCS/N，把与所述歪斜偏移时钟信号SCS同步出现的（不过是以SCS/N频率出现的）数字样值流（Y、U、Y、V、Y……）转换成与行同步时钟信号FCS同步出现的（以FCS/N频率出现的）数字样值流。以后，将借助于图3至图8对时钟转换电路124进行详细说明。

多路信号分离器126响应已缩小频率的行同步时钟信号FCS/N，把以FCS/N频率出现的数字样值流组编成三个流：

以FCS/2N频率出现的5-比特亮度样值Ys（亮度样值的最低位（LSB）被废弃），

以FCS/4N频率出现并代表两个色差信号之一的6-比特色度信号Us，以及

也以FCS/4N频率出现并代表两个色差信号中的另一个的6-比特色度信号Vs。

亮度样值Ys加到垂直抗混叠滤波器128上。后者限制垂直方向上亮度信号的最高频率，以便减少已缩小尺寸的插入图象中的混叠效应。前已指出，模拟处理部件50的低通滤波器52限制水平方向上亮度信号Ys的上限频率，从而，减少了水平方向上的混叠效应。来自垂直抗混叠滤波器128的5-比特亮度样值Ys加到mux130的第一输入端。

6-比特色度样值Us和Vs加到对应的锐减器132和134。后者每隔一个样值废弃一个样值，以产生具有FCS/8N频率的亮度样值。具有FCS/8N频率的6-比特锐减后的色度样值Us和Vs加到mux136上。后者以FCS/2N频率产生如下的3-比特字数列：

Us的3个最高位（MSB′s），

Us的3个最低位（LSB′s），

Vs的3个MSB′s，以及

Vs的3个LSB′s，等等。

mux136的3-比特输出信号加到mux130的第二输入端。mux130响应FCS/N时钟信号，以FCS/N频率产生如下4-比特的数列：

Ys的4个MSB′s，

Ys的1个LSB和Us的3个MSB′s

Ys的4个MSB′s，

Ys的1个LSB和Us的3个LSB′s，

Ys的4个MSB′s，

Ys的1个LSB和Vs的3个MSB′s，

Ys的4个MSB′s，以及

Ys的1个LSB和Vs的3个LSB′s，等等。

以上4-比特样值（4Y、1Y+3U、4Y、1Y+3U、4Y、1Y+3V、4Y、1Y+3V……）加到视频场存储器150，在所述存储器中，这些样值在定时和控制信号发生器140的控制下存储在顺序的存储单元中。存储器150具有分开的输入和输出端口，并且，由按行和列编制的4-比特存储单元的网格构成;它有足够数量的行（例如，2⁸即258）和列（例如，2¹⁰即1024），以容纳一整场的电视信号（即，约2¹⁸4-比特样值或四位字节）。

定时和控制信号发生器140提供写地址信号WAS和读地址信号RAS。写地址信号WAS包括行地址和列地址。行地址随显示垂直同步信号VSS_D而每场置“0”一次，同时，每隔（N-1）个水平同步信号脉冲HSS_D增长一次，此处，N（1、2、3……）是缩小因子。前已指出，在图中有图方式中，设定N等于1、2、3……，而在变焦距方式中，设定N等于1。

列地址随显示水平同步信号HSS_D而每一水平行置“0”一次，同时，每隔（N-1）个行同步时钟信号FCS的脉冲增长一次。因此，可以看到，代表已缩小尺寸的插入图象的数字样值（即，二次取样的二次视频信号）存储在一些顺序的地址中。对于以3比1的比例缩小的情况来说，只将三个顺序的象素中的一个以及三个顺序的水平行中的一个行存储在存储器150中。

4-比特数字样值（4Y、1Y+3U、4Y、1Y+3U、4Y、1Y+3V、4Y、1Y+3V……）在定时控制信号发生器140的流向上，在恰当的时间，以全FCS频率从存储器150中被读出。读地址信号RAS不仅包括行地址，而且包括列地址。行地址随显示垂直同步信号VSS_D而每场置“0”一次，并且，随显示水平同步信号HSS_D的每个脉冲而增长一次。列地址随显示水平同步信号HSS_D而每一水平行置“0”一次，并且，随行同步时钟信号FCS的每个脉冲而增长一次。

定时和控制信号发生器140：（1）计算与显示垂直同步信号VSS_D的每个脉冲相应的显示水平同步信号HSS_D的脉冲数，以及（2）计算与显示水平同步信号HSS_D的每个脉冲相应的行同步时钟信号FCS的脉冲数，以确定在图中有图方式中，何时启动存储器读操作，这就把小的插入图象确定在大图象中所期望的位置上。

在题为“图中有图的电视接收机”的美国专利第4，249，213号，和题为“可同时显示几个节目的电视接收机”的美国专利第4，139，860号中对用于产生读和写地址的典型装置作了描述。

多路信号分离器，即demux 160把具有全FSC频率的4-比特数字样值流（4Y、1Y+3U、4Y、1Y+3U、4Y、1Y+3V、4Y、1Y+3V……）分离成以FCS/2频率出现的5-比特亮度样值流，以及以FCS/2频率出现的3-比特色度样值流（3U、3U、3V、3V……）。有人指出，demux 160和mux 130起互补的作用。也就是说，demux 160输出流Ys和Cs的格式与mux 130的对应的输入流Ys和Cs的格式是相同的（但已被延迟并按N比1的比例增速）。

demux 160的所述5-比特输出信号Ys加到mux 162的第一输入端。demux 160的3-比特输出信号Cs加到demux 164，后者是与mux 136互补的。demux 164把以FCS/2频率出现的Us和Vs信号的3-比特MSB′s和LSB′s重新组合，以重新构成以FCS/8频率出现的相应的6-比特Us和Vs信号。所述6-比特信号Us和Vs分别加到mux162的第二和第三输入端。

mux 162用来在适当的时间，把所需要的边沿和消隐信号插入对应的亮度和色度信号Ys、Us和Vs中。数字-模拟（D/A）转换器164把数字的亮度和色度信号Ys、Us和Vs转换成对应的模拟等效信号。编码器170把模拟亮度和色度信号Ys、Us和Vs转换成NTSC格式的复合视频信号（表示已缩小尺寸的插入图象的信号），用于加到视频开关20上。前已指出，该视频开关20响应快速开关信号FST，把两个视频信号-一次视频信号PVS和二次取样的二次视频信号SVS′-中适当的一个加到显示器28上，以产生带有插入图象的大图象。日立制作的集成电路HA11720是可以用作编码器170的合适的器件。

下面将借助于图3至图8说明时钟转换电路124。图3以方框图形式示出时钟转换电路124。图4说明基准信号发生电路。图5描绘用来产生若干用于图3时钟转换电路124的时钟信号的装置。图6至图8是对理解时钟转换电路124有用的工作时间曲线图。

图3时钟转换电路124的重要特征是：该装置在数据被读出之前，提供足够的数据转变的时间，而与歪斜偏移时钟信号SCS相对于行同步信号FCS的相位无关。

图3中，与歪斜偏移时钟信号SCS同时出现并具有SCS/N频率的各顺序样值，借助于SCS/N时钟信号的相应脉冲上升边沿，被记录在输入锁存器200中。输入锁存器200的输出信号加到若干中间锁存器202、204、206和208，这些信号是借助于相应的时钟信号Cl₁、Cl₂、Cl₃和Cl₄而被记录的。时钟信号CL₁、CL₂、CL₃和CL₄按图6中所示的方式与歪斜偏移时钟信号SCS同步出现，其频率为SCS/N时钟信号频率的1/4，而其相位以等于SCS/N时钟信号的一个时钟周期的量值逐次地偏移。

耦合接受四个中间锁存器202-208的输出并响应2-比特控制信号C₁的，具有四个输入端的mux210，将四个中间锁存器之一的输出信号加到输出锁存器212上。后者响应FCS/N时钟信号，提供具有FCS/N频率并与行同步时钟信号FCS同步出现的数字样值流。

所述四个时钟信号CL₁-CL₄和控制信号C₁是随基准信号REF而产生的，而基准信号REF来源于二次视频信号SVS的至少延迟一个时钟周期的水平同步分量HSS_S。前已指出，歪斜偏移时钟信号SCS随HSS_S信号而每一水平行改变一次。一个时钟周期的延迟时间保证了基准信号REF的上升边缘 252在歪斜校正时钟信号SCS的相位转变完成之后才出现。

为此，如图4所示，将HSS_S信号加到D型触发器280的数据输入端。第一触发器280的输出信号Q加到第二D型触发器282的数据输入端。虽然，触发器280和282可以用两种减小频率的时钟信号FCS/N和SCS/N中的任何一个来计时，但是，在图4所示的实施例中，它们是用FCS/N信号来计时的。基准信号REF可在第二触发器282的Q输出端得到。基准信号REF的上升边缘252，按图6中所示的方式，比二次视频信号SVS的水平同步分量HSS_S的上升边缘250至少延迟一个时钟周期。

四个时钟信号CL₁-CL₄是由图5中示出的电路230产生的。该电路包括同步的0至3计数器232，后者随基准信号REF而复位到00，并用SCS/N时钟信号来计时。如图6所示，复位信号R随水平同步信号HSS_S的上升边沿250而在SCS/N时钟信号的一个周期期间处于低电平状态。为此目的，电路230包括一对触发器234、236以及一个“与非”门238。第一触发器234的输出端Q₁加到“与非”门238的第一输入端和第二触发器236的输入端D。第二触发器236的输出Q₂耦合到“与非”门238的第二输入端。“与非”门238的输出信号R加到同步的计数器232的复位端。

计数器232随SCS/N时钟信号而产生第一时钟信号CL₁，后者是2-比特计数的MBS。若干耦合到计数器232的级联的触发器240、242和244分别提供相位偏移的，具有图6中所示的工作时间的第二、第三和第四时钟信号CL₂、CL₃和 CL₄。

2-比特控制信号C₁是由第二0至3同步计数器214产生的，计数器214随水平同步信号HSS_S的上升边缘250而记入起始计数（例如，01），并且，由FCS/N时钟信号计时。用来产生加到计数器214上以写入起始地址的信号L的电路220，与图5中的复位信号发生电路246是相似的。

电路220包括一对触发器224、226和一个“与非”门228。触发器224和226由FCS/N时钟信号计时。写入信号发生电路220的各波形，与图5中复位信号发生电路246在图6中示出的各波形是相似的。

在随水平同步信号HSS_S而将起始地址写入同步计数器214之后，对于FCS/N时钟信号的每个脉冲，计数器214使加到mux210的地址比特增量一次，直至达到最大值（即，11）为止。然后，地址比特复位（即，00），并继续计数（也就是，01、10、11、00、01……）。随着加到mux210的地址比特（即，控制信号C₁）在整个00、01、10、11……的数列内步进，锁存器202、204、206、208……的输出信号也逐个地加到输出锁存器212上。

图3所示的时钟转换电路124有两个方面的优点：

因为，中间锁存器202……208是由具有等于所述时钟周期四倍的周期的时钟信号CL₁……CL₄来计时的，所以，一旦数据被记录到中间锁存器中，该数据在四个时钟周期是稳定的，以及

根据以下结合图7和图8将说明的原因，该系统确保在数据计时进入和计时输出中间锁存器202-208的各时刻之间有充分的时间（即，至少一个时钟周期）。

在图7实施例中，SCS/N时钟信号的上升边缘254刚好在基准信号REF的上升边缘252之前出现，而上升边缘252又刚好在FCS/N时钟信号的上升边缘256之前出现。使时钟信号发生电路230复位（并控制数据写入中间锁存器202-208）的复位脉冲R延续在SCS/N时钟信号的上升边缘258和260之间。把起始地址（01）装入计数器214（并控制数据由中间锁存器202-208读出）的装入脉冲L延续在FCS/N时钟信号的上升边缘256和262之间。

图7中，用交叉记号示出数据写入各中间锁存器202-208以及从其中读出时的时间点，在靠近交叉号的括号里给出相关锁存器的号码。可以看出，在数据计时进入的时刻和数据计时输出的时刻之间，有大约一个时钟周期的时间间隔（δ），后者提供充分的数据建立时间。

图8描绘了另一种极端的情况，其中SCS/N时钟信号的上升边缘274刚好出现在基准信号REF的上升边缘272之后，而所述272又刚好出现在FCS/N时钟信号的上升边缘276之后。复位和装入信号R和L出现情况如图所示。可以注意到，在数据输入时间与数据输出时间之间大约有两个时钟周期时间间隔（δ）。

如上所述，用来产生特殊效果（例如，图中有图、TV导引、复眼、变焦距等等）的信号处理电路使用两种时钟信号：（1）与显示器同步的系统时钟信号，以及（2）与所述辅助视频信号的水平同步分量同步的歪斜偏移时钟信号，后者具有与系统时钟信号相同的周期。用来实现这两种时钟系统-所述歪斜偏移器或移相器和时钟转换电路-的电路系统是简单的、可靠的，而且是比较便宜的。

虽然，这里描述的实施例使用与一次视频信号PVS的水平同步分量HSS_D行同步（即，相位和频率都同步）的系统时钟信号FCS，以及与二次视频信号SVS的水平同步分量HSS_S相位同步的第二时钟信号SCS，但是，也可以把两种时钟信号之间的相互关系倒换一下。例如，可以使第二时钟信号SCS与二次视频信号SVS的水平同步分量HSS_S行同步，而使系统时钟信号FCS与一次视频信号PVS的水平同步分量HSS_D相位同步。

Claims

1、一种供具有荧光屏并且对周期性的光栅同步分量产生响应的显示装置用的电视(TV)信号处理系统，所述系统包括：

用于在所述荧光屏上产生图象的视频信号源，所述视频信号包括周期性的图象同步分量；

用于产生第一时钟信号的装置；以及

用于使所述第一时钟信号的相位与所述周期性的光栅同步分量的相位同步的装置；

其特征在于还包括：

通过耦合以便接收所述第一时钟信号并且对所述视频信号的所述周期性的图象同步分量产生响应，从而用来产生第二时钟信号的装置，所述第二时钟信号具有以下两个特点，(1)在所述周期性的图象同步分量的每个周期，调整一次该信号的相位，以便与该图象同步分量对准相位，以及(2)在逐次的相位对准之间，具有与所述第一时钟信号相同的周期；

通过耦合以便接收所述视频信号并对所述第二时钟信号产生响应，从而用来产生与所述第二时钟信号同步出现的信号样值流的装置；

对所述第一和第二时钟信号产生响应，从而用来把与所述第二时钟信号同步出现的所述信号样值流转换成与所述第一时钟信号同步出现的信号样值流的时钟转换装置；以及

与所述时钟转换装置耦合并对所述第一时钟信号产生响应，从而用来存储表示所述图象的所述信号样值并在其输出端口与所述第一时钟信号同步地提供所述存储的信号样值的存储装置。

2、权利要求1中所限定的系统，其特征在于进一步包括：

用来在所述荧光屏上产生全尺码的一次图象的一次视频信号源，使得所述最初提及的图象以插入其中的缩小尺寸形式而显示，所述一次视频信号包括周期性的图象同步分量;以及

对所述一次视频信号的所述周期性的图象同步分量产生响应，从而用来产生所述周期性的光栅同步分量的装置;并且

所述相位同步装置使所述第一时钟信号的相位与所述一次视频信号的所述周期性的图象同步分量的相位同步。

3、权利要求2中所限定的系统，其特征在于：所述相位同步装置还使所述第一时钟信号的频率与所述一次视频信号的所述周期性的图象同步分量的谐波频率同步。

4、权利要求3中所限定的系统，其特征在于：所述第一时钟信号的频率等于所述一次视频信号的所述同步分量的频率的1374倍。

5、权利要求1中所限定的系统，其特征在于：所述第一时钟信号是自激的，所述周期性的光栅同步信号是从所述自激的第一时钟信号中取得的，因而是与第一时钟信号相位对准的。

6、权利要求1中所限定的、用来产生宽度和高度都按整数因子N缩小的小图象的系统，其特征在于：所述系统进一步包括用来对所述第一和第二时钟信号按所述缩小因子N分频，从而产生相应的第一和第二降低频率的时钟信号的装置，其中，所述样值产生装置和所述时钟转换装置都对所述降低频率的时钟信号产生响应。