KR970000849B1

KR970000849B1 - 색도 복조 장치를 구비한 디지탈 tv 수상기

Info

Publication number: KR970000849B1
Application number: KR1019880003576A
Authority: KR
Inventors: 토마스 플링 러셀; 더글라스 롬스버그 에릭
Original assignee: 알 씨 에이 라이센싱 코포레이션; 글렌 에이취. 브르스톨
Priority date: 1987-03-31
Filing date: 1988-03-31
Publication date: 1997-01-20
Also published as: FR2613574B1; DE3811115A1; GB2203311B; KR880012105A; HK70596A; DE3811115B4; FR2613574A1; GB2203311A; US4736237A; JPS63261976A; JP2603096B2; GB8807434D0

Abstract

내용 없음.

Description

색도 복조 장치를 구비한 디지탈 TV 수상기

제1도는 스큐 에러 신호 SES 수반 및 스큐-정정 마스터 클럭 신호 MCS 발생 장치의 블록 다이어그램.

제2도는 제1도에서 클럭 신호 발생 장치를 사용하는 제어 신호 FCS 및 SCS쌍 발생 장치의 논리 개략도.

제3도는 제2도 제어 신호 발생 장치 작동을 이해하는데 유용한 신호 파형 도시도.

제4도 및 5도는 제1도의 클럭 신호 발생 장치 기능 설명에 유용한 신호 파형 도시도.

제6도는 본 발명의 원리에 따라 스큐 에러 신호 SES 수반 및, 스큐 정정 클럭 신호 MCS와의 사용을 위한 색도 복조 장치의 블록 다이어그램.

제7도는 제6도에서 색도 복조 장치를 사용하는 새로운 라인 신호

발생 장치의 부분적인 블록 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

210 : A/D 변환기 260 : 저역통과필터

312 : 지연소자 CVS : 합성 비디오 신호

IF : 중간 주파수 IHSP : 인입 수평 동기 펄스

MCS : 마스터 클럭 신호 VCR : 비디오 카세트 레코더

본 발명은 스큐 정정 마스터 클럭 신호 MCS에 의한 합성 비디오 신호 CVS를 샘플링함으로써 발생된 디지탈 샘플로부터 칼라 차 신호(R-Y) 및 (B-Y)쌍을 발생시키는 장치에 관한 것이다.

디지탈 TV 수상기에서, 방송 아날로그 칼라 비디오 신호는 종래 수신 안테나에 인가된다. 안테나에 의해 수신된 신호는 아날로그 동조기 및 중간 주파수(IF) 회로에 의해 처리된다. IF 회로에서 나온 기저대 합성 비디오 신호 CVS는 아날로그 대 디지탈(A/D) 변환기에 인가된다. A/D 변환기는 샘플링 또는 마스터 클럭 신호 MCS에 응답하여 아날로그 합성 비디오 신호 CVS의 2진 또는 디지탈 표시를 발생시킨다. 2진 샘플은 TV 수상기의 매트릭싱 회로에 인가시키도록 합성 비디오 신호 CVS의 적절한 조건 휘도 Y(루마) 및 색도 C(크로마) 성분으로 디지탈 회로에서 처리된다. 매트릭스 회로에 의해 발생된 적(R), 녹(G) 및 청(B)신호는 키네스코프에 인가시키도록 아날로그 양식으로 다시 변환된다.

색도 복조에 대해, 인입 합성 비디오 신호 CVS에서 조합된 칼라 버스트 신호 BS에 4F_SC클럭 신호를 위상 쇄정(lock)시키고, 네(4)배의 칼라 부반송파 비율 F_SC로 샘플링 클럭 신호 MCS의 주파수를 세트시키는 것이 유리하다. 4F_SC버스트 쇄정 클럭(BLC)을 이용하여 색도 신호 C 샘플링인 이하 샘플 시퀀스-(B-Y), -(R-Y), (B-Y), (R-Y), -(B-Y)등을 발생시킨다. 복조는 단지 샘플 대열(stream)을 분리(R-Y) 및 (B-Y) 데이타 대열로 디멀티플렉싱 함으로써 이룩될 수 있다.

어쨌든, 메모리 기초 특징(특, 픽스 인 픽스, 동결 화상, 줌, 귀납 필터링 등)에 대해, 라인 쇄정 클럭(LLC)과 더불어 비디오 신호를 처리하는 것이 바람직하다.

라인 쇄정 클럭은 수평 라인당 고정된 정수 숫자(즉, 910)의 샘플링 포인트를 발생시킨다. 이것은 메모리 기초 비디오 특징 처리(즉, 라인 필드 또는 프레임 메모리)를 간단하게 하는데, 각각의 샘플이 수직으로 정렬(즉, TV 라스터는 직교로 샘플됨)되기 때문이다.

표준 NTSC 비디오 신호(즉, 방송 TV 신호)에 대해, 칼라 부반송파 주파수 F_SC의 우수 정수배인 샘플링 클럭 주파수는 매 수평 라인 기간에 고정된 정수의 클럭 펄스를 포함한다. 칼라 부반송파 주파수 F_SC는 표 NTSC TV 신호에서 455/2배의 수평 라인 주파수 F_H(즉, Fsc=(455/2)×F_H)로 설정된다. 4F_SC의 샘플링 클럭 주파수 F_MCS는 매 수평 라인 기간에서 정확히 910 클럭 기간(4×455/2)을 갖는다. 표준 NTSC 비디오 신호에 대해, 클럭 신호는 동시에 버스트 쇄정 및 라인 쇄정될 수 있어서, 색도 복조 및 메모리 기초 응용(즉, 줌)을 촉진한다.

어쨌든, 모든 NTSC 호환 TV 신호는 NTSC 방송 표준 양식으로 엄밀히 따르지는 못하다. 예로, 비디오 카세트 레코더(VCR)에 의해 발생된 신호는 재생된 신호에서 다양한 수평 라인 기간을 갖는다. 이것은 수평 라인당 발생된 클럭 펄스의 수(즉, 909.9, 910, 910.1 등)변화를 초래한다. 일반적으로, 비-표준 TV 신호에 대해, 동시에 버스트 쇄정 및 라인 쇄정되는 클럭 신호는 가능하지 않다.

디지탈 영역에서 비-표준 TV 신호처리를 위한 미리 공지된 두 방법은 둘다 버스트 쇄정 클럭 또는 라인 쇄정 클럭을 이용한다. 버스트 쇄정 클럭 사용은 색도 복조를 간단하게 한다. 어쨌든, 버스트 쇄정 클럭은 수평 라인당 클럭 펄스의 수 변화를 발생시키므로, 수평 동기 성분에 관한 클럭 신호의 위상에서 라인 대 라인 변화를 야기시킨다. 수평 동기 신호에 관련한 클럭 신호의 라인 대 라인 위상 변화는 TV 라스터의 연속 라인으로부터 각 화상 소자(픽셀)의 오정렬을 야기시키므로, 메모리-기초 응용에 대한 부수적인 처리를 요구한다.

버스트 쇄정 클럭 시스템내의 메모리에 수록되기 전에 픽셀의 라인 대 라인 오정렬 보상을 위해, 입력 신호 샘플은 인입 수평 동기 펄스 IHSP 및 샘플링 클럭 펄스 MCSP사이의 위상차에 대해 시간 이동 또는 스크류 정정된다. 부수적으로, 메모리로부터 판독한 신호 샘플은 TV 수상기의 RGB 메트릭스에 인가하기 전에 스큐에러에 대해 정정된다. 발명의 명칭이 픽쳐 인 픽쳐 텔레비젼 시스템에 대한 타이밍 정정인 미합중국 특허 제 4,638,360호는 버스트 쇄정 클럭을 이용하는 메모리 기초 비디오 신호 처리 시스템에서 인입 및 인출 신호내의 시간 축 에러를 정정시키는 예시적 회로를 기술한다.

대안으로, 비-표준 TV 신호 샘플링을 위해 라인 쇄정 클럭을 사용할 수 있다. 비록 이것이 비디오 특징 처리(즉, 퍽스 인 퍽스)를 간단하게 할지라도, TV 신호가 비-표준일때 색도 복조 작동은 복잡하다. 1985년 6월 색도 복조 장치 상세를 위해 시카고의 소비자 전자상의 국제회의에서 명칭이 라인 쇄정 디지탈 칼라 디코딩인 톰 닐레센에 의해 제출된 논문에 의하면 라인 쇄정 클럭 시스템으로 작동한다.

스큐 정정 클럭을 갖는 텔레비젼 수상기라 명칭된 미합중국 특허원 제032,258호는 비-표준 TV신호 샘플링을 위한 또다른 방법을 기술한다. A/D 변환기는 스큐 정정 마스터 클럭 신호 MCS에 응답하여 인입 합성 비디오 신호 CVS의 디지탈 샘플을 발생시킨다. 스큐정정 클럭 신호 MCS는 매 수평 라인 기간 시작에서 위상 조정되며, 연속 위상 조정 사이의 칼라 부반송파 주파수 Fsc의 고정 배수 L(즉, 4)인 일정한 주파수를 갖는다.

본 발명에 따르면, 색도 복조 장치는 1회 라인 위상 조정을 가리키는 스큐 에러 신호 SES, 스큐 정정 클럭 신호 MCS로 작동하는 것이 발표된다. 색도 복조 장치는 버스트 쇄정 칼라 부반송파 표시 신호 ψ_SC를 내부에 발생시키는 스큐 에러 신호 SES와 스큐 정정 클럭 신호 MCS에 응답하는 수단을 포함한다. 색도 복조 장치는 또 칼라 차 신호 R-Y 및 B-Y 쌍을 발생시키도록 내부에 발생된, 버스트 쇄정, 칼라 부반송파 표시 신호 ψ_SC에 응답하고 합성 비디오 신호 CVS의 디지탈 샘플을 수신하도록 접속된 수단을 포함한다.

도면에서, 다양한 블럭을 상호 접속하는 라인은 다중-비트 병렬 디지탈 신호를 전달하는 다중-도체 버스 또는 아날로그 신호를 전달하는 단일 도체 접속을 표시한다.

비디오 신호 처리 기술에 숙련된 자는 이하 기술될 많은 기능이 디지탈 또는 아날로그 영역에서 실시될 수 있다는 것을 쉽게 알 수 있다.

인입 비디오 신호는 NTSC 표준 양식에 명목상 적합하다고 가정된다. NTSC 표준 양식에 적합한 신호의 예는 비디오 카세트 레코더 또는 비디오 디스크 플레이어(이하, 비-표준 비디오 신호)에 의해 발생된 비디오 신호이다. 소정의 가정된 것은 공칭 클럭 주파수 F_MCS는 네(4)배의 칼라 부반송파 주파수 F_SC이다.

제1도는 클럭 발생 장치(20)(그것은 상술된 미합중국 특허원 제032,258호의 주 문제이다)는 비동기, 고정 주파수 신호 FFOS를 제공하는 자주 발진기(22)를 포함한다. 자주 발진기(22)의 주파수 F_FFOS는 스큐 정정 클럭 신호 MCS의 소정의 공칭 주파수(즉, 4F_SC)의 고정 정수배 K(즉, 32)로 설정된다.

K분배 주파수 회로(30)(이하, 분배기)는 출력단자에서 스큐 정정 마스터 클럭 신호 MCS를 발생시키는 비동기 발진기(22)의 출력단자(24)에 접속된다. 클럭 신호 MCS의 위상은 이하 설명된 방식으로 매 라인의 시작에서 리세트한다.

스큐 정정 클럭 신호의 장점은 픽셀의 타이밍이 클럭은 매 수평 라인의 시작에서 리세트하므로, 라인 대 라인으로부터 일관된 것이다. 이것은 픽스 인 픽스, 줌, 화상 동결 등과 같은 메모리 기초 응용의 구현에 도움이 된다.

발진기 주파수의 선택은 화상 소자에 대해 요구된 타이밍 리솔루션에 의해 결정된다. 분배기(30)설계를 간단하게 하도록 두개의 정수배(즉, 128) 또는 정수의 거듭제곱과 동일한 배수 K(F_FFOS/4F_SC)를 설정하는 것이 유리하다. 예로 1.832727GHz 발진기 주파수 F_FFOS는 마스터 클럭 신호 MCS의 128배 소정의 공칭 주파수 14.31818MHz(4F_SC)이다. 그것은 텔레비젼 라스터에 대한 타이밍 리솔루션의 0.546나노초에서의 결과이다.

분배기(30)는 JK 플립-플롭(50)과 직렬 접속된 m분배 회로(40)(여기서 m은 고정된 정수)를 구비한다.

m이 2의 거듭제곱(즉, 16)일때, m분배 회로(40)는 제1도에 도시된 방식의 리플 구성으로 접속된 다수의 쌍안정 플립플롭(40,42,… 및 48)으로 구현될 수 있다.

쌍안정 플립플롭(42 내지 48)은 제1제어 또는 타이밍 및 신호 FCS에 응답하여 매 수평 라인마다 한번 리세트한다.

제2도는 인입 수평 동기 신호 펄스 IHSSP의 특정한 엣지(102)(즉, 리딩 엣지)와, 고정 주파수 발진기 신호 FFOS에 응답하여 제1제어신호를 발생시키는 장치(100)를 도시한다. 제어 신호 발생 장치(100)의 입력단자에 인가된 수평 동기 신호 IHSS는 연속-시간 아날로그 신호이다. 수평 동기 신호 IHSS는 연속-시간 아날로그 신호이다. 수평 동기 신호 IHSS는 TV 수상기의 종래 수평 위상 쇄정 루프 회로로부터 유도될 수 있다.

제어 신호 발생 장치(100)는 다수의 D플립플롭(104,106 및 108)과 한쌍의 OR 게이트(110 및 112)를 포함한다. 제어 신호 발생 장치(100)의 작동은 제3도에 도시된 파형과 관련하여 설명된다.

고정 주파수 발진기 신호 FFOS(파형 3.a)는 플립플롭(104 내지 108)의 클럭 입력 단자에 인가된다.

인입 수평 동기 신호 펄스 IHSSP의 리딩 엣지(102)(파형 3.b)는 제1플립플롭(104)의 데이타 입력단자 D1에 접속된다. 제1플립플롭(104)의 Q₁및

출력(파형 3.c 및 3.d)은 각각 OR 게이트(112)의 입력단자와 제2플립플롭(106)의 데이타 입력단자 D2에 인가된다. Q₂및

출력(파형 3.e 및 3.f)은 각각 제3플립플롭(108)의 데이타 입력단자 D₃와 OR 게이트(110)의 입력단자에 접속된다. 제3플립플롭(108)의 Q₃출력(파형 3.g)은 OR 게이트(110 및 112)의 각 입력단자에 인가된다. 제1 및 제2제어 또는 타이밍 신호 FSC 및 SCS(파형 3.h 및3.i)는 각각 OR 게이트(110 및 112)의 출력단자(114 및 116)에서 발생된다. 파형 3.j은 제2제어 신호 SCS의 상대 SCS를 도시한다.

파형 3.h에서 알 수 있는 바와 같이, 제1제어 신호 FCS는 고정 주파수 발진기 신호 FFOS(인입 수평 동기 신호 펄스 IHSSP의 리딩 엣지(102) 발생)의 제2상승 엣지(122)와 그의 제3상승 엣지(124)로부터 연장한다. 반면에 제2제어 신호 SCS는 파형 3.i의 도시된 방식으로 제1상승 엣지(120)로부터 고정 주파수 발진기 신호 FFOS의 제3상승 엣지(124)에 연장한다. 제1제어 신호 펄스 FCSP의 리딩 엣지(126)는 관련된 제2제어 신호 펄스 SCSP의 리딩 엣지(128) 후에 발생한다.

앞에서 가리킨 바와 같이, 분배기(30)는 m분배회로(40) 및 JK 플립플롭(50)으로 구성한다. m분배 회로(40)의 쌍안정 플립플롭(40)의 출력 Q₄은 AND 게이트(66)를 통해 JK 플립플롭(50)의 클럭 입력 단자에 인가된다. 제2제어 신호 SCS는 플립플롭(50)의 J 및 K 입력 단자에 접속된다. 플립플롭(50)의 J 및 K 입력 단자에로의 제2제어 신호 SCS 인가는 m분배 회로(40)가 제1제어 신호 FCS에 응답하여 매 라인마다 한번 리세트하는 동안 Q출력(즉, MCS 신호)변화를 방지시킨다.

제1도 클럭 신호 발생 장치(20)의 또다른 특징에 따르면, 회로(60)는 리세트 작동동안 JK 플립플롭(50)의 출력상태 Q₅와 무관하게 각 스큐 정정 클럭 신호 펄스 MCSP(매 인입 수평 동기 신호 펄스 IHSSP 후에 발생)의 다음 설정된 전이(즉, 상승 또는 하강)정렬을 위해 제공된다. 정렬 회로(60)의 기능은 제4 및 5도 파형의 도움으로 이하 설명된다.

정렬 회로(60)는 JK 플립플롭(62), OR 게이트(64) 및 AND 게이트(66)를 포함한다. 플립플롭(62)의 J 및 K 입력 단자는 논리 원 상태(+5V) 및 논리 제로 상태(접지)에서 각각 바이어스된다. JK 플립플롭(62)의 클럭 입력 단자는 쌍안정 플립플롭(48)의 출력 신호 Q₄를 수신하도록 접속된다.

OR 게이트(64)는 JK 플립플롭(50)의 출력 신호 Q₅/MCS와 제2제어 신호 SCS를 수신하도록 접속된 입력 단자를 갖고, JK 플립플롭(62)의 리세트 단자에 접속된 출력 단자를 갖는다. AND 게이트(66)는 쌍안정 플립플롭(48)의 출력 신호 Q₄와 JK 플립플롭(62)의 출력 신호 Q₅''를 수신하도록 접속된 입력단자를 갖는다. AND 게이트(66)의 출력은 JK 플립플롭(50)의 클럭 입력 단자에 인가된다.

제4도는 제어 신호 FCS 및 SCS(파형, 4.b 및 4.c)는 클럭 신호 Q₅/MCS(파형 4.d)가 로우인동안 발생하는 상황을 도시한다. 제5도는 제어 신호 FCS 및 SCS(파형 5.b 및 5.c)는 클럭 신호 Q₅/MCS(파형 5.d)가 하이인동안 발생하는 상황을 도시한다. 클럭 신호 MCS의 제1 상승 엣지(80 및 82)는 각각 제1제어 신호 펄스 FCSP(70 및 72)의 이하 종단인 고정 시간 간격 δ후에 발생하는 것을 알 수 있다. 이것은 클럭 신호 MCS가 제어 또는 타이밍 신호 FCS 및 SCS 발생 시간에서 로우 또는 하이인지에 관계없이 참이다.

파형 4.a는 m분배 회로(40)의 출력 신호 Q₄를 도시한다. m분배 회로(40)의 쌍안정 플립플롭(42 내지 48)은 제1제어 신호 FCS(파형 4.b)에 의해 리세트된다.

일단 리세트 펄스 FCSP(70)가 제거되면, m분배 회로(40)의 출력 Q₄은 파형 4.a(즉, FFOS 신호의 매 m주기에 대한 Q₄신호의 하강 엣지(84))에 의해 도시된 규정 패턴에 따른다.

리세트 펄스 RP(파형 4.e)은 로우가 되도록 JK 플립플롭(62)의 출력 신호 Q₅(파형 4.f)를 야기시킨다.

상기 신호 Q₅는 신호 Q₄(파형 4.a)의 제1부극성 고잉 엣지(84)가 신호 Q₅가 하이로 되는 시간에 JK 플립플롭(62)의 클럭 입력 단자에 인가될때까지 로우인채로 남는다.

AND 게이트(66)의 출력에서 신호 Q₄(파형 4.g)은 JK 플립플롭(62)에서 나온 다른 입력 신호 Q₅(파형 4.f)가 하이일때 입력 신호 Q₅(파형 4.a)가 따른다. 플립플롭(50)의 J 및 K 입력단자가 로우(즉, SCS가 로우)일때, 그의 출력 Q₅은 로우로 남는다.

플립플롭(50)의 J 및 K 입력단자가 하이(즉, SCS가 하이)일때, 클럭 입력 신호 Q₄의 모든 부극성 고잉 엣지는 플립플롭(50)으로 하여금 그의 출력상태 Q₅변화를 야기시킨다. JK 플립플롭(50)의 출력(파형 4.d)은 스큐 정정 클럭 신호 MCS이다.

전술된 바와 같이, 제5도의 파형은 클럭 신호 Q₅/MCS(파형 5.d)가 하이인동안 제어 신호 FCS 및 SCS(파형 5.b 및 5.c)가 발생하는 상황을 도시한다. 신호 Q₄, FCS 및 SCS를 도시하는 파형 5.a, 5.b 및 5.c은 제4도의 각 파형 4.a, 4.b 및 4.c과 같다.

JK 플립플롭(62)의 출력 Q₅(파형 5.f)은 플립플롭(62)이 리세트되지 않기 때문에 하이로 남는다. AND 게이트(66)의 출력 Q₄(파형 5.g)은 m분배 회로(40)의 출력 신호 Q₄(파형 5.a)에 따른다. 플립플롭(50)의 J 및 K 압력이 하이(즉, SCS가 하이)이므로 클럭 입력 신호 Q₄(파형 5.g)의 모든 하강 엣지는 JK 플립플롭(50)을 트리거한다. 파형 5.d은 JK 플립플롭(50)의 출력 MCS을 도시한다. m분배 회로(40)가 제1제어 신호 FCS에 응답하여 리세트한 후 클럭신호 MCS의 제1상승 엣지(82)가 같은 시간 간격 δ이 발생함을 알 수 있다.

클럭 발생 장치(20)는 분배기가 제1제어 신호 FCS에 응답하여 모든 수평 라인을 리세트하기 전에 전류 상태 SES를 포착 및 저장시키는 분배기(30)에 접속된 수단(150)을 포함한다. 상태 신호(그것은 분배기(30)가 리세트되는 시간에서 분배기 계수를 나타낸다)는 각 화상라인의 시작에서 관련된 수평 동기 펄스 IHSSP에 관련하는 클럭 신호 MCS의 스큐 또는 위상 에러를 표시한다.

상태 포착 수단은 분배기 플립플롭(42,44,…48 및 50)의 각 출력상태 Q₁, Q₂,…Q₄및

를 수신하도록 접속된 그들의 D 입력단자를 갖는 다수의 D 플립플롭(152,154,…158 및 160)을 구비한다. 제2제어 신호 SCS의 보수

(파형 3.j)은 상태 포작 플립플롭(152 내지 160)의 모든 클럭 입력 단자에 인가된다.

스큐 또는 위상 에러를 가리키는 분배기 플립플롭(42 내지 50)의 전류 상태 SES는

신호에 응답하여 각 플립플롭(152 내지 160)내로 래치된다.

제3도로부터, 제2제어 신호 펄스 SCSP(파형 3.i)의 리딩 엣지(128)는 제1제어 신호 펄스 FCSP(파형 3.h)의 리딩 엣지(126) 이전에 발생함을 알 수 있다. 이것은 제1제어신호 FCS에 의해 리세트되기 전에 분배기(30)의 전류 상태 SES를 상태 포착 수단(150)으로 하여금 저장시키도록 한다.

스큐 정정 클럭 신호 MCS와 스큐 에러 신호 SES는 본 발명의 원리에 따르는 색도 복조 장치(200)에서 이용된다. 인입 합성 비디오 신호 CVS는 아날로그 대 디지탈(A/D) 변환기(210)의 입력 단자(202)에 인가된다.

A/D 변환기(210)는 스큐 정정 클럭 신호 MCS에 의해 결정된 비율로 인입 비디오 신호 CVS의 8비트 디지탈 표시 CVS'를 발생시킨다.

디지탈 샘플 CVS'은 한쌍의 증배기(220 및 230)에 인가되는데, 여기서 그들은 버스트 쇄정 칼라 부반송파 신호의 위상 각 ψ_SC의 각 코사인 및 사인 값에 증배되고, ψ_SC=Wsc,t 또는 2πFsc,t이다. 제1 및 제2증배기(220 및 230)의 출력은 FMO 및 SMO은 다음과 같이 표시될 수 있는데,

FMO=(B-Y)+2배 주파수(2Fsc)성분 ………………………………… 1

SMO=(R-Y)+2배 주파수(2Fsc)성분 ………………………………… 2

상기 식에서, (B-Y) 및 (R-Y)은 칼라 차 신호이며, 2배 주파수 성분은 두배의 칼라 부반송파 주파수 F_SC를 갖는 신호 성분이다. 한쌍의 저역통과필터(250 및 260)는 각 출력으로부터 바람직하지 않은 두배 주파수(2.F_SC) 성분을 제거시키는 각 증배기(220 및 230)에 접속된다.

증배기(220 및 230)에 인가된 사인 및 코사인값은 칼라 부반송파 신호로 내부에 발생된 신호 위상 쇄정의 순간 위상 ψ_SC에 응답하여 랜덤 액세스, 리드 온리 메모리(ROM)(240)에 의해 발생된다. 위상 각 정보 ψ_SC가 발생되는 방법 설명은 이하 주어진다.

색도 복조 장치(200)는 버스트 쇄정, 칼라 부반송파 표시 신호의 위상 각 ψ_SC을 발생시키는 회로(300)를 포함한다. 회로(300)는 불연속 시간 발진기(DTO)(310), 스큐 정정 클럭 신호 MCS내의 한 라인 불연속을 보상하는 수단(320), 인입 합성 비데오 신호 CVS에 포함된 버스트 신호 BS와 내부에 발생된 ψ_SC신호 사이의 위상 에러를 보상하는 수단(330)을 포함한다.

DTO(310)는 지연 소자(312) 및 가산기(314)를 포함한다.

지연 소자(312)는 마스터 클럭 신호 MCS로 쇄정된 다수(P)의 D플립플롭으로 구성된다. 각 클럭 주기에서, 가산기(314)는 (P-1)비트 증가(제2입력 단자(318)에서) 합(제1입력단자(316)에서)이전에 p비트 가산한다.

단지 가산기 출력의 P비트만 D플립플롭에 의해 래치되어 모듈로(2^p) 누산기를 형성한다.

단자(318)에서의 증가는 합으로 구성하는데,

·공칭 칼라 부반송파 주파수 Fsc(즉, NTSC 양식에서 3.58MHz)를 나타내는 단자(340)상의 (p-1)비트 값 NCSS,

·매 라닌, q-비트 스큐 에러 신호 SES의 정규값을 나타내는 단자(322)상의 (p-1)비트값 NSES,

·인입 합성 비디오 신호 CVS에 포함된 버스트 신호 BS와 내부에 발생된 칼라 부반송파 표시 신호 ψ_SC사이의 위상 에러 △ψ_SC를 나타내는 단자(332)상의 (p-12)액티브 비트값 PES이다.

p의 값은 칼라 부반송파 표시 신호 ψ_SC발생에서 소정의 리솔루션 정도를 얻도록 선택된다. Hz(즉, 30Hz내의 리솔루션 r, 공칭 클럭 주파수 F_MCS(즉, NTSC양식에서 14.3MHz)와 비트 p의 수는 이하로 주어진다.

r=F_MCS/2^p

상기 특정 실시예에서, p은 20비트이다.

가산기(350)는 단자(340)상의 칼라 부반송파 주파수 F_SC의 공칭값 NCSS으로 단자(332)상의 위상 에러 신호 PES를 가산한다. 또다른 가산기(360)는 매 수평라인, 가산기(350)의 출력에 단자(322)상의 스큐 에러 신호 NSES의 정규값을 가산한다.

다음의 예시적 상황을 고려하자.

·p=8비트

·q=5비트

·일반 스큐 에러 신호 NESS=0

·마스터 클럭 신호 MCS의 공칭 주파수는 4F_SC

·칼라 부반송파 신호를 표시하는 공칭 디지탈값은 이하로 주어짐.

NCSS=2^p/4

=2^p-2

=2⁶

=0100 0000

이러한 상황에서, 가산기(314)의 출력은 가산기 출력이 9비트의 p+1을 요구할때 오버플로우가 발생할때까지 각 클럭 주기에서 일정 증가 0100 0000만큼 증가된다.

오버플로우 후, 주기는 반복한다. DTO 출력 시퀀스는 이하로 주어진다.

상기 표로부터, DTO(310)의 출력은 톱니형 응답임을 알 수 있는데, 그것은 F비율(즉, 매4클럭 펄스동안 한 주기)로 네 값(0000 0000, 0100 0000, 1000 0000 및 1100 0000)세트로 순환한다. 상기 예시적인 예에서, DTO 출력값은 NCSS 값(즉, 0100 0000)으로 설정되며, 그것은 칼라 부반송파 신호 주파수 F의 공칭값을 나타낸다. 전술된 바와 같이, 두 PES 및 NSES 값은 제로로 가정된다.

기능상의 블럭(320)은 증배기(324) 및 AND 게이트(326)로 구성한다. 증배기(324)는 정규화 요소 NF=2/4에 의해 q비트 스큐 에러 신호 SES를 증배시킴으로써 (p-1)비트 정규 디지탈값 NSES을 제공한다.

정규화 요소 NF는 2의 정수 거듭제곱이므로, 증배 기능은 간단한 비트 이동으로써 실현될 수 있다.

AND 게이트(326)의 입력은 p-1 비트 정규 스큐 에러 신호 NSES를 수신하도록 접속된다. 새로운 라인신호 NLS의 보수

(4.i 및 5.i)는 AND 게이트(326)의 다른 입력에 인가된다. AND 게이트(326)는

신호에 응답하여 매 수평 라인, 출력 단자(322)에서 정규 스큐 에러 신호 NSES를 제공한다. 칼라 부반송파 신호의 공칭값 NCSS으로의 정규 스큐 에러 신호 NSES에 덧붙여 매 수평 라인의 시작에서 클럭 펄스 MCSP를 스트레칭 시키는 DTO 출력 ψ_SC을 보상한다.

제7도에 도시된 D 플립플롭(370)은 NLS 신호를 제공한다. 플립플롭(370)의 D 입력단자는 논리 원 상태(+5V)에서 바이어스된다. 클럭 신호 MCS 및 제2제어 신호 SCS는 각각 플립플롭(370)의 클럭 입력 단자 및 리세트 단자에 인가된다. 파형 4.i 및 5.i은 플립플롭(370)의 출력 단자(372)에서

신호를 도시한다.

기능상의 블럭(330)은 AND 게이트(334) 및 버스트 루프 필터(336)를 구비한다. AND 게이트(334)는 버스트 게이트 신호 BGS와 단자(262)에서 신호를 수신하도록 접속된 입력 단자를 갖는다. 버스트 게이트 신호 BGS는 인입 합성 비디오 신호 CVS의 버스트 세그먼트동안 논리 1이다. BGS가 논리 1일때, AND 게이트(334)는 그의 출력에서 저역통과필터(260)의 출력을 제공한다. 상기 간격동안 저역통과필터(260)의 출력은 인입 합성 비디오 신호 CVS에 포함된 버스트 신호 BS와 내부에 발생된 칼라 부반송파 표시 신호 ψ_SC사이의 위상 에러 △ψ_SC를 나타낸다.

내부에 발생된 ψ_SC신호가 버스트 신호 BS와 동상일때, 저역통과필터(260)의 출력은 제로이다.

ψ_SC신호가 BS 신호를 앞설때, 저역통과필터(260)의 출력은 부극성이다. 반면에 ψ_SC신호가 BS 신호에 뒤질때, 저역통과필터(260)의 출력은 양극성이다.

버스트 루프 필터(366)는 버스트 신호 BS의 여러 주기에 걸쳐 AND 게이트(334)의 출력 △ψ_SC의 무게 평균 PES(즉, ∑Wi·△ψ_SC)를 발생시킨다. 칼라 부반송파 신호의 공칭값 NCSS에 정극성 또는 부극성 위상 에어값 PES의 추가는 각각 DTO 출력 ψ_SC과 버스트 신호 BS의 동기를 야기시키는 방식으로 DTO 출력 주파수를 상승 또는 하강시킨다.

ROM(240)은 ROM의 어드레스 입력부에 인가된 ψ_SC값으로 표시된 위상 각에 대해 사인 및 코사인 함수값을 발생시킨다. 칼라 부반송파 신호의 위상각과 ROM(240)의 ψ_SC입력 사이의 관계는 이하로 주어지는데,

위상각=ψ_SC/2^p×2π

여기서 ψ_SC는 양수를 표시한다.

요약하면, 회로(300)는 색도 복조 장치(200)에 사용하도록 불연속, 스큐 정정 클럭 신호 MCS로부터 버스트 쇄정 칼라 부반송파 표시 신호 ψ_SC를 발생시킨다.

DTO(310)는 버스트 쇄정, 칼라 부반송파 표시 신호 ψ_SC을 표시하는 모듈로 (2^p) 출력을 제공한다. 기능상의 블럭(320)은 스큐 정정 클럭 신호 MCS에서 한 라인 불연속에 대해 보상한다. 기능상의 블럭(330)은 인입 합성 비디오 신호 CVS에 포함된 칼라 버스트 신호 BS와 내부에 발생된 ψ_SC신호 사이의 위상 에러에 대해 정정시킨다.

Claims

합성 비디오 신호 CVS는 수평 및 수직 동기 성분과 버스트 신호 성분을 포함하며, 상기 스큐 정정 클럭 신호는 매 수평 라인에 한번 조정된 그의 위상을 가지며, 연속 위상 조정 사이의 일정한 주파수 L, Fsc(여기서 L은 정수)를 가지며, 상기 TV 수상기는 부수적으로 한 라인 위상 조정을 가리키는 스큐 에러 신호 SES를 발생시키는 수단을 포함하며, 상기 TV 수상기는 또 색도 복조 장치를 갖고, 인입 합성 비디오 신호 CVS를 스큐 정정 클럭 신호 MCS에 응답하여 디지탈 표시로 변환시키는 아날로그 대 디지탈(A/D)변환기를 갖는 디지탈 TV 수상기에 있어서, 상기 합성 비디오 신호 CVS의 버스트 신호 성분과 동상으로 쇄정된 불연속, 칼라 부반송파 표시 신호 ψ_SC를 내적으로 발생시키도록 상기 스큐 에러 신호 SES와 스큐 정정 클럭 신호 MCS에 응답하는 수단과, 상기 합성 비디오 신호의 칼라 차 성분을 발생시키도록 내적으로 발생된 칼라 부반송파 표시 신호 ψ_SC에 응답하고 상기 합성 비디오 신호 CVS의 디지탈 표시를 수신하도록 접속한 수단을 특징으로하는 디지탈 TV 수상기.
제1항에 있어서, 상기 칼라 차 성분을 발생시키는 수단은, 연관된 사인값을 발생시키는 상기 칼라 부반송파 표시 신호 ψ_SC를 수신하도록 접속된 리드-온리-메모리(ROM)와, 출력단자에서, (R-Y) 칼라 차 신호와 연관된 고주파 성분을 발생시키는 각 사인값에 의해 상기 합성 비디오 신호 CVS의 디지탈 표시를 증배시키는 수단과, 상기 연관된 고주파 성분을 관련 배제시키도록 출력단자에서, 상기 (R-Y) 칼라 차 신호를 제공하는 사인 증배 수단에 접속된 저역통과필터를 구비하는 것을 특징으로 하는 색도 복조 장치.
제2항에 있어서, 상기 칼라 부반송파 표시 신호 ψ_SC를 수신하도록 접속된 ROM은 부수적으로 코사인값을 제공하며, 상기 색도 복조 장치는, 출력 단자에서 (B-Y) 칼라 차 신호와 연관된 고주파 성분을 발생시키는 각 코사인값에 의해 상기 합성 비디오 신호 CVS의 디지탈 표시를 증배시키는 수단과, 상기 연관된 고주파 성분을 관련 배제시키도록 출력단자에서, 상기 (B-Y) 칼라 차 신호를 제공하는 코사인 증배 수단에 접속된 저역통과필터를 포함하는 것을 특징으로 하는 색도 복조 장치.
제1항에 있어서, 상기 칼라 부반송파 표시 신호(ψ_SC) 발생 수단은, 상기 이전 출력의 합을 표시하는 값과 증가값이 p비트를 초과할때 오버플로우가 발생할때까지, 상기 ψ_SC신호 표시, 이전 출력에 증가값의 각 클럭 기간에 가산시키도록 상기 스큐 정정 클럭 신호 MCS에 응답하고 p비트용 용량을 갖는 불연속 시간 발진기(DTO)와, 상기 칼라 부반송파 주파수 Fsc의 디지탈값 표시를 제공하는 수단과, 매 수평 라인마다 상기 스큐 에러 신호 SES의 정상화된 디지탈값과 그렇지 않으면 제로값을 제공하는 수단과, 상기 합성 비디오 신호 CVS의 상기 버스트 신호 성분과 내적으로 발생된 ψ_SC신호 사이의 위상차 표시값 △ψ_SC을 제공하는 수단과, 상기 위상값 △ψ_SC과 상기 스큐 에러 신호 SES의 한 라인 정상화값, 추가로 상기 칼라 부반송파 주파수 표시값을 조합함으로써 증가값을 발생시키는 수단을 구비하는 것을 특징으로 하는 색도 복조 장치.
제4항에 있어서, 상기 불연속 시간 발진기는, 상기 증가값을 수신하도록 접속된 가산기 입력 단자중 한쌍의 입력 단자와 출력 단자를 갖는 가산기와, 하나의 클럭 주기에 의해 상기 가산기의 출력을 지연시키도록 상기 스큐 정정 클럭 신호 MCS에 응답하고 상기 가산기 출력 단자에 접속된 입력 단자를 갖는 지연 소자를 구비하는데, 상기 ψ_SC신호를 표시하는 상기 지연소자의 출력은 상기 가산기의 제2입력 단자에 접속되는 것을 특징으로 하는 색도 복조 장치.
제5항에 있어서, 상기 스큐 에러 신호 SES의 한 라인 정상화 값을 제공하는 수단은, 상기 정상화값을 발생시키도록 정상화 요소 NF에 의해 상기 스큐 에러 신호 SES 증배 수단과, 상기 증가값 발생 수단에 인가하도록 매 수평 라인 주기마다 출력 단자에 상기 정상화값 NF를 게이팅 하도록 상기 증배 수단에 접속된 수단을 구비하는 것을 특징으로 하는 색도 복조 장치.
제6항에 있어서, 상기 칼라 차 성분을 발생시키는 수단은, 연관된 사인값을 발생시키는 칼라 부반송파 표시 신호 ψ_SC를 수신하도록 접속된 리드-온리-메모리(ROM)와, 출력단자에서 (R-Y) 칼라 차 신호와 연관된 고주파 성분을 발생시키는 각 사인값에 의해 상기 합성 비디오 신호 CVS의 디지탈 표시를 증배시키는 수단과, 상기 연관된 고주파 성분을 관련 배제시키도록 출력단자에서 상기 (R-Y) 칼라 신호를 제공하는 증배 수단에 접속된 저역통과필터를 구비하는 것을 특징으로 하는 색도 복조 장치.
제7항에 있어서, 상기 위상 차 신호(△ψ_SC) 제공 수단은, 상기 합성 비디오 신호 CVS 내의 상기 버스트 신호 성분 존재를 표시하는 상기 버스트 게이트 신호 BGS를 수신하도록 접속된 제2입력단자와 저역통과필터 출력을 수신하도록 접속된 제1입력단자를 갖는 AND 게이트와, 출력에서 상기 위상 차 신호 ψ_SC를 발생시키도록 상기 버스트 신호의 여러 주기에 걸쳐 상기 AND 게이트의 출력을 평균하는 버스트 루프필터를 구비하는 것을 특징으로 하는 색도 복조 장치.