KR100320881B1 - 크로미넌스신호처리장치및그방법 - Google Patents

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Abstract

디지탈화된 합성 비디오 신호의 색도 신호는 자동 위상 제어 동작 및 자동 크로마 제어 동작을 사용하므로써 처리되는데, 이 동작들은 다른 신호 처리 동작들에도 마찬가지로 사용가능한 회로 소자들을 사용한다. 자동 위상 제어 동작은 색도 신호의 기준 클럭 신호와 버스트 동기 신호 사이의 위상차에 대응하는 위상에러를 계산한다. 기준 클럭 신호는 위상 에러 데이타에 응답하여 발생되기 때문에, 위상 에러는 최소화되고, 기준 클럭 신호는 버스트 동기 신호와 일치한다. 자동 크로마 제어 동작은 색도 신호와 기준값 사이의 차이에 대응하는 계수 데이타를 색도 신호에 승산시켜, 일정 레벨의 색도 신호를 발생한다.

Description

크로미넌스 신호 처리 장치 및 그 방법
본 발명은 합성 비디오 신호의 크로미넌스 신호(chrominance signal)를 처리하기 위한 장치 및 방법에 관한 것으로, 특히 크로미넌스 신호 처리 시에 자동 위상 제어(APC: Automatic Phase Control) 및 자동 크로마 제어(ACC: Automatic Chroma Control)를 채택하는 장치 및 방법에 관한 것이다.
합성 비디오 신호는 제1B도에 도시된 흑백 신호(monochrome signal)(휘도 신호;luminance signal)와 합성된, 제1A도에 도시된 색변조 부반송파 신호(modulatedcolor sub-carrier signal)(크로미넌스 신호)를 포함한다. 크로미넌스 신호는 화상의 색부분과 관련된 정보를 포함하고, 이 정보는 크로미넌스 신호의 진폭 및 위상으로 표시된다. 색정보는 신호의 위상에 저장되기 때문에, 크로미넌스 신호를 처리하는 동작은, 처리된 신호로부터 재생된 화상의 틴트(tint) 또는 휴(hue)와 같은 색정보의 손실을 막기 위해서, 신호의 위상과 근접하게 동기되어야 한다. 양호하게는, 처리 동작의 위상은 크로미넌스 신호의 2。범위 내에 있어야 한다.
전송된 크로미넌스 신호와 크로미넌스 신호 처리 동작 사이의 정확한 위상 관계를 유지하기 위해서는, 제1A도에 도시된 색 동기 버스트 신호(color synchroniziug burst signal)가 크로미넌스 신호와 함께 전송되어, 처리 동작에 대한 위상 기준을 제공한다. 색 동기 버스트는 짧고, 보통 9 사이클로 구성된 비변조 신호이며, 수평 동기 펄스 이후에 수평 귀선 소거 기간의 백-포치(back-porch) 상에 위치한다.
크로미넌스 신호 처리 동작은 색 동기 버스트를 사용하여 내부 기준 신호를 발생한다. 기준 신호는 색 동기 버스트 신호를 분리 및 증폭시킨 다음, 버스트 신호의 주파수와 같은 주파수의 국부 기준 발진기의 위상을 버스트 신호의 위상으로 로크(lock)시키는 자동 위상 제어(APC) 동작에 의해 발생된다.
아날로그 크로미넌스 신호 처리시에, 위상-로크(phase-locking)는 제2도에 도시된 바와 같이, 일반적으로 위상 로크-루프(phase locked-loop), 또는 위상 제어 발진기에 의해 제공된다. 전형적으로, 위상 로크-루프는 DC 전압 제어 발진기(VCO)(40)에 의해 형성되는데, 이는 위상 검출기(42) 및 로우 패스 필터(41)와 결합하여 내부 기준 신호를 발생한다. 위상 검출기(42)에는 VCO 출력 신호 및 색 동기버스트 신호가 공급되어 DC 출력을 발생하는데, 이 DC 출력의 극성과 진폭은 VCO 출력 신호와 색 동기 테스트 신호 사이의 상대적 위상차의 방향과 크기에 비례한다. DC 출력은 로우 패스 필터(41)에 의해 필터링되고 VCO(40)에 공급되어 발진기 출력 신호의 위상을 제어한다. DC 출력은 발진기 출력 신호의 위상이 색 동기 버스트 신호의 위상과 정합될 때까지 변한다. 로우 패스 필터(41)는 DC 루프 이득을 변경시킴으로써 위상 로크-루프의 동적 성능을 변형시킨다.
색과 휘도 진폭 사이의 균형을 적절히 유지함으로써, 재생 화상에서 밝은 색의 과포화를 방지하기 위해서, 크로미넌스 신호의 이득은 장면, 전송, 전파 및 수신기 미세 동조의 변화들에 의해 발생된 크로미넌스 신호에서의 변화들을 보상하도록 일정 레벨로 유지되어야 한다. 전형적으로, 색 및 휘도 진폭은 피드백 시스템에 의해 제공된 자동 크로마 제어(ACC) 동작에 의해 벨런스를 유지하는데, 피드백 시스템은 색 동기 버스트 신호의 진폭을 검출하고 DC 전압을 증폭기에 공급하여, 버스트 신호를 일정 레벨로 유지함으로써 크로미넌스 신호의 최대 진폭이 선정된 값을 초과하는 것을 방지한다.
마찬가지로, 디지털 크로미넌스 신호 처리 시에, APC 및 ACC 동작들이 필요하다. 예로서, 제3도는 원색 신호들을 발생시키기 위해서 디지털화된 합성 비디오 신호를 처리하기 위한 공지된 회로를 도시한다. 이 회로는 Y/C 분리 회로(20), 비디오 처리 회로(21), 자동 크로마 제어(ACC) 회로(23), 자동 위상 제어(APC) 회로(24), 색신호 복조기(25) 및 매트릭스 회로(22)를 포함한다.
Y/C 분리 회로(20)는 합성 디지털 비디오 신호를 디지털화된 휘도 신호(Y 신호)를 나타내는 부분과 디지털화된 크로미넌스 신호(C 신호)를 나타내는 부분으로 분리시킨다. Y/C 분리 회로(20)는 Y 신호를 증폭시키는 비디오 처리 회로(21)로 Y신호를 전달하고, 추가 처리 동작들을 수행하며, 처리된 Y 신호를 매트릭스 회로(22)에 전달한다.
Y/C 분리 회로(20)는 또한 C 신호를 ACC 회로(23)에 전달하는데, 이 ACC 회로는 C 신호의 진폭의 균형을 유지시켜 일정 레벨의 C 신호를 제공한다. ACC 회로는 일정 레벨의 C 신호를 자동 위상 제어(APC) 회로(24)에 전달하고 크로미넌스 신호 복조 회로(25)에 전달한다.
APC 회로(24)는 버스트 게이트 펄스 신호에 응답하여 일정 레벨의 C 신호를 처리함으로써 색 동기 버스트 신호에 로크된 위상의 기준 클럭 신호 fsc를 발생한다. APC 회로(24)는 또한 주파수 4fsc의 샘플링 클럭 신호를 발생한다. APC 회로(24)는 샘플링 클럭 신호 4fsc를 색신호 복조 회로(25)에 전달하는데, 이 회로는 ACC 회로(23)에 의해 전달된 일정 레벨의 C 신호를 복조하기 위한 내부 기준 클럭으로서 샘플링 클럭 신호를 사용한다. 색신호 복조 회로(25)는 샘플링 클럭 신호 4fsc의 타이밍 조건하에서 C 신호를 샘플링함으로써 색차 신호 R-Y, G-Y 및 B-Y를 복구시키고 이들 색차 신호 R-Y, G-Y 및 B-Y를 Y신호와 함께 정해진 비율로 선형적으로 상호 혼합시켜 원색 신호 R, G 및 B를 생성하는 매트릭스 회로(22)에 색차 신호 R-Y, G-Y 및 B-Y를 전달한다.
제4도는 제3도에 도시된 APC 회로(24)론 도시한다. 일반적으로, APC회로(24)는 제2도에 도시된 아날로그 APC 회로에서와 유사한 방식으로 기준 클럭 신호 fsc를 색 동기 버스트 신호의 위상으로 위상-로크시킨다. 제4도에 도시된 바와 같이, APC 회로는 순차적으로 배열된 위상 비교기 회로(26), 래그/리드 필터 회로(27), 디지털/아날로그(D/A) 변환 회로(28), 전압 제어 발진기(VCO) 회로(29) 및 주파수분주 회로(30)를 포함하여 위상-로크 루프를 형성한다.
위상 비교기 회로(26)는 버스트 게이트 펄스 신호를 기준으로 사용하여 디지털화된 크로미넌스 신호의 색 동기 버스트 신호부를 분리시킨다. 위상 비교기 회로(26)는 C 신호의 색 동기 버스트 신호부로부터 유도된 위상 데이터를 기준 클럭 신호 fsc와 비교하고, 색 동기 버스트 신호와 기준 클럭 신호 fsc 사이의 상대적 위상차의 방향 및 크기를 나타내는 디지털 신호를 래그/리드 필터(27)에 전달한다. 래그/리드 필터(27)는 제2도의 아날로그 회로의 로우 패스 필터(41)에서와 유사한 방식으로 위상 로크 루프의 동적 성능을 변형시키고, 필터링된 디지털 출력을 D/A 변환기(28)에 전달된다. 이 필터링된 디지털 출력은 DC 출력을 VCO(29)에 전달하는 D/A 변환기(28)에 의해 아날로그 DC 출력으로 변환된다. VCO(29)는 주파수가 기준 클럭 신호의 4배이고 위상이 DC출력에 의해 제어된 샘플링 클럭 신호 4fsc를 발생시켜 주파수 분주기(frequency divider)(30)에 전달함으로써 기준 클럭 신호 fsc를 발생한다.
아날로그 APC 회로에 있어서, 색 동기 버스트 신호와 기준 클럭 신호 사이의 상대적 위상차는 VCO(29)로 하여금 상이한 위상의 샘플링 클럭 신호 4fsc를 발생시키게 하기 때문에 상대적 위상차가 작다. 샘플링 클럭 신호의 위상은 색 동기 버스트 신호와 기준 클럭 신호 사이의 상대적 위상차가 제거될 때까지 변화된다. 상대적 위상차가 제거되면, 샘플링 클럭 신호와 기준 클럭 신호들의 위상은 일정하게 유지되고, APC 회로는 위상 로크된다.
제5도는 디지털화된 크로미넌스 신호가 발생되는 아날로그 신호를 나타내고 색신호 복조 회로(25)에 의해 샘플링된 위치들에 대응하는 위치들을 도시한다. APC 회로(24)가 적절히 위상 로크되면, APC 회로(24)는 샘플링 클릭 신호 4fsc를 색신호 복조 회로(25)에 전달하여, 크로미넌스 신호 샘플링을 시간 조절하기 때문에, 크로미넌스 신호는 색차값 B-Y 및 R-Y가 표시되는 위치에서 샘플링된다. 따라서, APC 회로의 위상 로크 상태는 한 번의 샘플링 동작시에 B-Y 및 R-Y의 색차 신호들을 복구시킬 수 있다.
제6도는 제3도에 도시된 ACC 회로(23)를 도시한다. 일반적으로, ACC 회로는 아날로그 크로미넌스 신호의 처리 시에 사용된 ACC 회로와 유사한 방식으로 동작되어, 디지털 크로미넌스 신호에 의해 표시된 최대 진폭이 정해진 값을 초과하지 않게 한다, 제6도에 도시된 바와 같이, ACC 회로(23)는 순차적으로 배열된 승산기 회로(multiplier circuit)(31), 버스트 피크 검출기 회로(32), 비교기 회로(33) 및 적분기 회로(34)를 포함하여 피드백 루프를 형성한다.
승산기(31)는, 색 동기 버스트 신호의 최대 진폭을 검출하여 이를 비교기 회로(33)에 공급하는 버스트 검출기(32)에 디지털화된 크로미넌스 신호를 전달한다. 비교기 회로(33)는 검출된 최대 진폭을 기준 레벨에 비교하고, 검출된 최대 진폭과 기준 레벨 사이의 차이를 나타내는 차 신호를 발생한다. 비교기 회로(33)는 1개의수평 라인 주기와 같은 시간 주기 동안 차 신호를 적분하는 적분 회로(34)에 차 신호를 전달하여, 검출된 최대 진폭과 기준 레벨 사이의 차이에 상당하는 계수 데이터를 산출한다. 적분 회로(34)는, 크로미넌스 신호의 각 성분을 계수 데이터의 일부만큼 승산하는 승산기 회로(31)에 계수 데이터를 공급하여, C 신호의 진폭을 변형시키고 일정 레벨의 디지털 크로미넌스 신호를 발생시킨다. 승산기(31)는 일정 레벨의 크로미넌스 신호를 위상 로킹을 위한 APC 회로(24)에 전달하고, 색차 신호의 분리를 위한 복조 회로(25)에 전달하며, 마찬가지로 레벨의 밸런스를 위한 버스트 피크 검출기 (32)에 전달한다.
제3도에 도시된 바와 같이, 공지된 디지털 크로미넌스 신호 처리 회로는 회로 소자들이 한 가지 동작에만 제공된다는 결점이 있다, APC 회로 소자들은 APC 동작에만 사용되고, 2개의 동작이 중복 기능을 가지는 경우에도 ACC 동작과 같은 다른 신호 처리 동작에는 사용가능하지 않다. 마찬가지로, ACC 회로 소자들은 ACC 동작에만 사용되고, APC 동작과 같은 다른 신호 처리 동작에는 사용가능하지 않다. 회로 소자들은 한가지 동작에만 사용되기 때문에, 신호 처리 회로에 사용된 회로 소자들의 수는 상당히 증가되고, 마찬가지로 회로의 크기도 증가된다. 또한, 개별적인 회로 소자들이 몇몇 동작들에서 중복 기능을 수행하는데 사용되기 때문에, 회로 소자들은 비능률적으로 사용된다.
따라서, 본 발명의 목적은 종래 기술에서의 상기 문제점들을 방지하는 크로미넌스 신호 처리 장치 및 그 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 자동 위상 제어 동작 및 자동 크로마 제어 동작을, 이들 동작들 모두에 사용 가능한 회로 소자들을 사용하여 실행하는 크로미넌스 신호 처리 장치 및 그 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 자동 위상 제어 동작 또는 자동 크로마 제어 동작을, 다른 크로미넌스 신호 처리 동작들에도 사용 가능한 회로 소자들을 사용하여 실행하는 크로미넌스 신호 처리 장치 및 그 방법을 제공하는 것이다.
본 발명의 특징에 따르면, 버스트 신호를 포함하는 크로미넌스 신호를 처리하기 위한 장치 및 방법은 기준 클럭 신호의 함수로서 어드레스 시퀀스를 발생한다. 크로미넌스 신호의 일부의 각 샘플들은 각 어드레스에 저장된다. 기준 클럭 신호와 버스트 동기 신호 사이의 위상차를 나타내는 위상 에러 데이터는 샘플들의 함수로서 계산된다. 그 다음, 기준 클럭 신호는 위상 에러 데이터를 최소화시키고 기준 클럭 신호를 버스트 동기 신호와 일치시키는 방식으로 위상 에러 데이터로부터 발생된다.
본 발명의 특징에 따르면, 래치된 버스트 게이트 제어 신호는 버스트 게이트 제어 신호와 기준 클럭 신호의 함수로서 발생될 수 있어, 크로미넌스 신호의 일부를 전환시키는 것을 제어하고, 따라서 크로미넌스 신호의 일부를 저장하는 것이 가능하게 된다. 어드레스 시퀀스를 발생시키는 것은 래치된 버스트 게이트 제어 신호에 따라 리셋될 수 있다.
본 발명의 또 다른 특징에 따르면, 위상 에러 데이터는 샘플들 중 선택된 것들 사이의 각각의 차이들을 계산한 다음에 이들 차이들을 평균함으로써 계산될 수 있고, 이 평균은 래그-리드 필터링될 수 있다. 위상 에러 데이터는 수평 스캔 주기동안 누산될 수 있고, 누산된 위상 에러 데이터는 레지스터에 저장된다. 기준 클럭 신호로부터 발생된 부반송파 클럭 신호도 발생될 수 있다.
본 발명의 또 다른 특징에 따르면, 크로미넌스 신호를 처리하는 장치 및 방법은 시퀀스의 어드레스들 중 각각의 어드레스에 샘플들 각각의 일부를 저장함으로써 크로미넌스 신호의 일부를 저장하고, 차 테이터는 인접 샘플로부터 유도된다. 차 데이터에 대응하는 계수 데이터는 저장되고 크로미넌스 신호의 일부만큼 승산되어, 일정 레벨의 크로미넌스 신호를 발생한다. 그 다음, 일정 레벨의 크로미넌스 신호는 저장된다.
본 발명의 특징에 따르면, 차 데이터는 인접 샘플들의 절대값들의 각 합계들을 계산한 다음에 각 합계들의 최대값을 결정함으로써 계산될 수 있다. 기준값은 최대값으로부터 감산되어, 차 값을 형성할 수 있고, 이 차 값은 수평 스캔 주기 동안 적분될 수 있다. 그 다음, 적분된 기준값에 대응하는 계수 데이터가 선택될 수 있다.
본 발명의 또 다른 특징에 따르면, 크로미넌스 신호 처리 장치 및 방법은 본 발명의 상기 특징들을 모두 채택한다.
이하, 첨부된 도면을 참조하여 본 발명은 상세히 설명하고자 한다.
본 발명은 자동 위상 제어 동작 및 자동 크로마 제어 동작을, 다른 크로미넌스 신호 처리 동작들과 마찬가지로 상기 동작들 모두에 사용 가능한 회로 소자들을 사용함으로써 크로미넌스 신호를 처리하는 데에 사용한다.
제7도는 본 발명의 실시예에 따른 디지털화된 크로미넌스 신호를 처리하기위한 회로의 블록도이다. 이 회로는 APC 및 ACC 동작들을 수행하는데, 예를 들면 제3도에 도시된 ACC 회로(23) 및 APC 회로(211) 대신에 상기 동작들을 수행할 수 있다.
제7도에 도시된 디지털 크로미넌스 신호 처리 회로는 자동 위상 제어(APC) 위상 로크 루프 및 자동 크로마 제어(ACC) 피드백 루프를 포함한다. APC 루프는 플립-플롭 회로(3); 리셋 회로(4); 어드레스 계수기(5); 메모리(2), 계산 유니트(6), 누산기(accumulator)(8), 데이터 버스(9) 및 APC 레지스터(10)를 포함하고 제어 유니트(7)에 의해 제어되는 마이크로프로세서(16); D/A 변환기(12); 전압 제어 발진기(VCO)(13); 및 주파수 분주기(14)를 포함한다. ACC 루프는 승산기(1); 메모리(2), 계산 유니트(6), 누산기(8), 데이터 버스(9) 및 ACC 레지스터(11)를 포함하고 제어 유니트(7)에 의해 제어되는 마이크로프로세서(16); 및 ROM(15)를 포함한다.
APC 루프에 있어서, 제8(a)도에 도시된 바와 같이, 색 부반송파 데이터가 저장되어 있는 디지털 크로미넌스 신호의 일부와 일치되는 버스트 게이트 펄스 신호(BGP), 및 제8(b)도에 도시된 바와 같이, 기준 클럭 신호 fsc가 플립-플롭 회로(3)에 공급된다. D-형 플립-플롭과 같은 플립-플롭 회로(3)는 트리거되어, 버스트 게이트 펄스 신호의 상태 변화를 따르는 기준 클럭 신호 fsc에서의 제1 상승이 발생되도록 출력 상태를 변화시키고, 따라서 제8(c)도내 도시된 바와 같이, 14 기준 클럭 신호 사이클들의 지속 기간을 갖는 래치된 버스트 게이트 펄스 신호를 발생한다.
플립-플롭 회로(3)는 래치된 버스트 게이트 펄스 신호를 리셋 회로(4)로 전달하고, 제8(d)도에 도시된 바와 같이 리셋 회로(4)는 래치된 버스트 게이트 펄스 신호의 선행 에지를 검출하고 계수기 리셋 펄스 신호를 어드레스 계수기(5)로 공급한다.
어드레스 계수기(5)는 계수기 리셋 펄스에 응답하여, VCO(13)에 의해 공급된 샘플링 클럭 신호 4fsc의 계수(counting)를 개시하고, 제8(e)도에 도시된 바와 같이 샘플링 클럭 신호의 사이클에 대응하는 어드레스 시퀀스를 발생한다. 어드레스계수기(5)는 계수를 각각 증가시키면서 새로운 어드레스를 마이크로프로세서(16)의 메모리 (2)에 전달한다.
또한, 플립-플롭 회로(3)는 래치된 버스트 게이트 펄스 신호를 메모리(2) 및 마이크로프로세서(16)의 스위치 SW로 전달한다. 래치된 버스트 게이트 펄스 신호 간격 동안에, 제8(c)도에 도시된 바와 같이, 스위치 SW는 위치 "a"를 접점시켜, 승산기(1)를 메모리(2)에 접속시킨다. 이 간격 동안에, 승산기(1)는 어드레스 계수기(5)에 의해 공급된 어드레스들에서 크로미넌스 신호의 각 샘플들을 저장하는 메모리(2)에 디지털화된 크로미넌스 신호를 전달한다. 디지털화된 크로미넌스 신호는, 정확히 동위상일 때, 제8(f)도에 도시된 크로미넌스 신호의 아날로그 표시에 도시된 위치들에 대응하는 각각의 샘플링 클럭 신호4fsc로 샘플링된다.
래치된 버스트 게이트 펄스 간격과는 다른 간격들 동안에, 스위치 SW는 위치 "b"를 접점시켜, 메모리(2)를 데이터 버스(9)에 접속시키고, 후술하는 바와 같이, 추가 데이터가 메모리(2)에 전달된다.
메모리(2)는 제어 유니트(7)의 제어 하에, 데이터 버스(9)를 통해 크로미넌스 신호의 샘플들을 계산 유니트(6)에 전달한다. 계산 유니트(6)는 크로미넌스 데이터의 샘플들의 함수로서 위상 에러 데이터를 계산하고, 이를 수평 라인 스캔 주기와 같은 시간 주기 동안 위상 에러 데이터를 누산시키는 누산기(8)에 전달한다. 누산기(8)는 누산된 위상 에러 데이터를 내부 저장을 위해 메모리(2)에 전달하고, 임시저장을 위해 APC 레지스터(10)에 전달한다. 누산기(8) 및 APC 레지스터(10)는 본 분야에 공지된 방식으로 동작한다.
APC 레지스터(16)는 저장된 위상 에러 데이터를 D/A 변환기 회로(12)로 전달하는데, 이 D/A 변환기 회로(12)는 위상 에러 데이터를 아날로그 DC 출력으로 변환하고 이 DC 출력을 VCO(13)로 전달한다. VCO(13)는 샘플링 클릭 신호 4fsc를 발생시켜, 주파수 분주기 회로(14)에 전달하는데, 이 주파수 분주기 회로(14)는 상술한 바와 같이, 플립-플롭 회로(3)에 공급되는 기준 클럭 신호 fsc를 발생한다. 또한, VCO(13)는 상술한 바와 같이, 계수용 어드레스 계수기(5)에 샘플링 클럭 신호 4fsc를 전달한다.
VCO(13) 및 주파수 분주기 회로(14)는, 위상 에러 데이터의 함수로서 샘플링 클럭 신호 4fsc의 위상 및 기준 클럭 신호 fsc의 위상을 변화시켜, 어드레스 계수의 타이밍 및 크로미넌스 신호 샘플링의 타이밍이 차례로 변경되어, 연속 계산된 위상 에러 데이터의 값들을 변경시키도록 한다.
제9A도 및 제9B도는 디지털화된 크로미넌스 신호가 유도되는 아날로그 크로미넌스 신호를 도시하고, 샘플링 출력 신호 4fsc의 위상 효과를 나타내며, 따라서위상 에러 데이터의 값들에 대한 크로미넌스 신호 샘플링의 타이밍 효과를 나타낸다. 제9A도에 있어서, 크로미넌스 신호가 검은 점으로 표시된 바와 같이, 원하는 시간보다 늦게 샘플링되면, 위상 에러 데이터는 포지티브 시프트를 나타내고 샘플링 클럭 신호의 위상 변화를 초래하여, 크로미넌스 신호의 후속 샘플링은 제시간보다 일찍 발생하고, 연속 계산된 위상 에러 데이터의 값들을 차례로 감소시킨다. 마찬가지로, 제9B도에 도시된 바와 같이, 크로미넌스 신호가 원하는 시간보다 일찍 샘플링되면, 위상 에러 데이터는 네가티브 시프트를 나타내고 샘플링 클럭 신호의 위상변화를 초래하여, 크로미넌스 신호의 후속 샘플링은 제시간보다 늦게 발생하고, 연속 계산된 위상 에러 데이터의 값들을 차례로 감소시킨다.
따라서, 샘플링 클럭 신호의 위상은 위상 에러 데이터의 값들이 최소로 될 때까지 변한다. 위상 에러 데이터가 최소로 되면, 샘플링 클럭 신호 및 기준 클럭신호의 위상은 일정하게 유지되고, APC 루프는 위상 로크된다.
위상 에러 데이터는 크로미넌스 신호의 샘플들의 후속 교정을 위해 메모리(2)에 저장된다.
계산 유니트(6)가 위상 에러 데이터를 계산하는 방식은 제10도의 순서도를 참조하여 설명된다. 일반적으로, 계산 유니트(5)는 크로미넌스 신호의 선택된 샘플들 사이의 각각의 차이들의 함수로서 위상차 값들을 결정한다.
제10도에 도시된 바와 같이, 마이크로프로세서(16)의 계산 유니트(6)는 크로미넌스 신호의 교대로 샘플링된 위치, 즉 제9A도 및 제9B도에 도시된 0 교차점에 근접한 샘플링된 위치를 나타내는 값 D들 사이의 차이를 결정함으로써 다수의 차이값 Cn을 계산한 다음, 단계(204)에서 도시된 바와 같이, 각각의 차이 값을 갖는다. 차이 값 Cn의 결정은 다음과 같이 요약된다:
여기에서, 4n 및 4n+2는 제8(e)도, 제9A도 및 제9B도에 도시된 어드레스들의 지수들을 나타내며, n = 0 내지 13이다. 계산 유니트(6)는 Cn을 계산하여, 각각을 메모리(2)에 저장하기 위해 데이터 버스(9)를 통해 메모리(2)에 전달한다.
14개의 Cn의 값들 각각이 계산되어 저장된 후, 계산 유니트(6)는 다음과 같이, 요약된 Cn을 평균한다:
계산 유니트(6)는 단계(208)에서 나타난 바와 같이, 값 Cn,average를 래그/리드 필터링시켜, 위상 에러 데이터를 발생하고, 계산 유니트(6)는 데이터 버스(9) 및 스위치 SW를 통해 메모리(2)에 위상 에러 데이터를 전달한다.
단계(210)에서 나타난 바와 같이, 계산 유니트(6)는 또한 상술한 바와 같이, 시간 주기 동안 위상 에러 데이터를 누산하는 누산기(8)에 위상 에러 데이터를 전달하고, 누산된 위상 에러 데이터는 저장을 위한 APC 레지스터(10)에 데이터 버스(9)를 통해 전달한다. APC 레지스터(10)는 저장된 누산된 위상 에러 데이터를 마이크로프로세서(16)로부터 출력하고, 상술한 바와 같이, 누산된 위상 에러 데이터를 D/A 변환기 회로(12)에 전달한다.
제7도에 도시된 ACC 루프에 있어서, 승산기(1)는 래치된 버스트 게이트 펄스 신호 간격 동안에 스위치 "a"를 통해 마이크로프로세서(16)의 메모리(2)에 디지털화된 크로미넌스 신호를 전달하고, 메모리(2)는 상술한 바와 같이, 이러한 간격 동안에 크로미넌스 신호의 각각의 샘플들을 저장한다 메모리(2)는 크로미넌스 신호의 각각의 샘플들을 데이터 버스(9)를 통해 계산 유니트 (6)로 전달한다.
계산 유니트(6)는 크로미넌스 신호의 인접 샘플들로부터 차 데이터를 계산하고, 이를 수평 라인 스캔 간격 동안의 시간 주기 동안 차 데이터를 누산시키는 누산기(8)에 전달한다. 본 분야에 공지된 바와 같이, 누산기(8)는 누산된 차 데이터를 데이터 버스(9)를 통해 ACC 레지스터(11)에 전달하며, 누산된 차 데이터는 여기에 저장된다. ACC 레지스터(11)는 누산된 차 데이터를 ROM(15)에 전달한다.
ROM(15)은 가능한 차 데이터 값에 대응하고 데이터 표에 배열된 계수 데이터를 저장한다. ROM(15)은 ACC 레지스터(11)에 의해 전달된 차 데이터에 대응하는 각각의 계수 데이터를 검색하고, 이 검색된 계수 데이터를 승산기(1)에 전달한다.
승산기(1)는 디자탈화된 크로미넌스 신호에 계수 데이터를 곱하여, 일정 레벨의 디지털 크로미넌스 신호를 형성한다. 승산기(1)는 일정 레벨의 크로미넌스 신호를 예를 들어, 제4도에 도시된 색신호 복조 회로에 전달한다. 또한, 승산기(1)는 일정 레벨의 크로미넌스 신호를 마이크로프로세서(16)의 메모리(2)에 전달하고, 이 일정 레벨의 크로미넌스 신호는 샘플링되어 그 내부에 저장된다.
따라서, ACC 루프는 공급된 디지털화된 크로미넌스 신호에 이로부터 유도된 차 데이터에 대응하는 계수 데이터를 곱하여 일정 레벨의 크로미넌스 신호를 발생시킨다. 일정 레벨의 디지털 크로미넌스 신호의 샘플링으로부터 연속 계산된 차 데이터가 0 값을 갖도록 계수 데이터의 값은 선택된다.
마이크로프로세서(16)의 계산 유니트(6)가 차 데이터를 결정하는 방식은 제 11도를 참조하여 설명된다.
마이크로프로세서(16)의 메모리(2)는 샘플링된 디지털 크로미넌스 신호를 계산 유니트(6)에 공급한다. 단계(304)에 나타난 바와 같이, 계산 유니트(6)는 다음과 같이, 요약된 인접 샘플들의 절대값 D로부터 유도된 다수의 값 Mn들을 계산한다:
여기에서, 2n 및 2n+1은 제8(e)도에 도시된 어드레스들의 지수들을 나타내며, n = 0 내지 27이다. 계산 유니트(6)는 값 Mn들을 데이터 버스(9)를 통해 메모리(2)에 전달한다.
단계(306)에 나타난 바와 같이, 계산 유니트(6)는 값 Mn들 중에서 Mmax로 표시된 최대값을 갖는 것을 선택한다.
그 다음, 단계(308)에 나타난 바와 같이, 계산 유니트(6)는 최대값 Mmax로부터 기준값 A를 감산함으로써 차 값 X를 계산한다. 계산 유니트(6)는 누산기(8)에 차 값X를 전달한다.
단계(310)에 나타난 바와 같이, 누산기(8)는 이 차 값에 미리 적분된 차 값 Yn-1을 합함으로써 적분된 차 값 Yn을 계산한다. 적분된 차 값 Yn은 수평 라인 스캔간격과 같은 정해진 주기 동안에 발생된다.
단계(312)에 나타난 바와 같이, 누산기(8)는 적분된 차 값 Yn을 저장을 위한 ACC 레지스터(11)에 전달한다. ACC 레지스터(11)는 적분된 차 값 Yn을 마이크로프로세서(16)로부터 출력하고, 상술한 바와 같이, 이 적분된 차 값 Yn을 이에 대응하는 계수 데이터를 검색하는 ROM(15)에 전달하고, 이 계수 데이터를 승산기(1)에 전달한다.
대안적으로, 계산 유니트(6)가 차 값을 계산하는 방식은 간단해질 수 있으며, 샘플링된 디지털 크로미넌스 신호들로부터 결정된 최대값 Mmax는 제8(e)도의 홀수 지수 어드레스 2n±1들과 같은 격번의 어드레스를에 저장된다. 상술한 바와 같이, 최대값을 갖는 샘플은 Mmax로 선택된다. 그러나, 약한 방송 신호로부터 크로미넌스 신호가 유도될 때와 같이, 노이즈가 크로미넌스 신호에 무작위로 존재할 때, 제11도에 도시된 단계들을 사용하여 값 Mmax를 계산하는 것이 바람직할 수 있다.
상술한 바와 같이, 제7도에 도시된 본 발명의 실시예인 APC 루프 및 ACC 루프는 APC 동작 및 ACC 동작 양쪽 모두에 사용된 회로 소자들을 각각 사용한다. 따라서, 제7도의 회로에 필요한 회로 소자들의 수는 감소된다. 또한, 이들 동작들에 사용된 회로 소자들은 다른 신호 처리 동작들에도 사용될 수 있다.
본 발명의 양호한 실시예들이 상세하게 설명되었더라도, 이는 본 발명의 사상 및 범위를 제한하는 것은 아니며, 첨부된 특허 청구 범위를 벗어나지 않는 한도에서 다양한 변형이 이루어질 수 있다.
제1A도 및 제1B도는 비디오 신호의 크로미넌스 신호와, 합성된 휘도 및 크로미넌스 신호를 각각 도시하는 다이어그램.
제2도는 공지된 아날로그 자동 위상 제어 회로를 도시하는 블록도.
제3도는 공지된 크로미넌스 신호 처리 회로를 도시하는 블록도.
제4도는 제3도의 공지된 크로미넌스 신호 처리 회로의 자동 위상 제어 회로를 도시하는 블록도.
제5도는 크로미넌스 신호 파형이 샘플링되는 바람직한 위치를 도시하는 다이어그램.
제6도는 제3도의 공지된 크로미넌스 신호 처리 회로의 자동 크로마 제어 회로를 도시하는 블록도.
제7도는 본 발명의 실시예에 따른 크로미넌스 신호 처리 회로를 도시하는 블록도.
제8A도 내지 제8F도는 제7도의 크로미넌스 신호 처리 회로에 의해서 동작되는 신호 및 파형을 도시하는 도면.
제9A도 및 제9B도는 위상 에러가 존재할 때 제7도의 크로미넌스 신호 처리 회로에 의해 크로미넌스 신호 파형이 샘플링되는 위치를 도시하는 다이어그램.
제10도는 제7도에 크로미넌스 신호 처리 회로의 자동 위상 제어 동작을 설명하기 위한 순서도.
제11도는 제7도의 크로미넌스 신호 처리 회로의 자동 크로마 제어 동작을 설명하기 위한 순서도.
도면의 주요 부분에 대한 부호의 설명
1 : 승산기 2 : 메모리
3 : 플립-플롭 회로 5 : 어드레스 계수기
8 : 누산기 10 : APC 레지스터
11 : ACC 레지스터 12 : D/A 변환기
13 : 전압 제어 발진기 14 : 주파수 분주기
15 : ROM 16 : 마이크로프로세서

Claims (13)

  1. 버스트 동기 신호를 포함하는 디지털화된 크로미넌스 신호(digitized chrominance signal)의 APC 및 ACC 처리를 제공하는 공통 회로를 포함하는 크로미넌스 신호 처리 장치에 있어서,
    기준 클럭 신호 소스;
    상기 기준 클럭 신호에 응답하여 어드레스 시퀀스를 발생시키기 위한 어드레스 발생 수단;
    상기 어드레스 시퀀스의 각각의 어드레스에 상기 버스트 동기 신호의 연속되는 샘플들을 저장하기 위한 메모리 수단;
    상기 기준 클럭 신호와 상기 버스트 동기 신호 사이의 위상차를 표시하는 위상 에러 데이터를 유도하기 위하여 상기 버스트 동기 신호의 0 교차점들에 대응하는 상기 저장된 샘플들 중 인접하지 않는 소정의 샘플들간의 차를 계산하고, 버스트 레벨 데이터를 유도하기 위하여 상기 저장된 샘플들 중 인접한 샘플들간의 차를 계산하기 위한 공통 계산수단;
    상기 위상 에러 데이터에 응답하여, 상기 위상 에러 데이터가 최소화되고 상기 기준 클럭 신호가 상기 버스트 동기 신호와 일치하도록 상기 기준 클럭 신호를 발생시키기 위하여, 상기 기준 클럭 신호 소스내에 포함된 조정가능(adjustable) 위상 발진기 수단;
    계수 데이터를 표에 저장하기 위한 롬(ROM);
    상기 ROM으로부터 상기 버스트 레벨 데이터에 대응하는 계수 데이터를 읽어 내기 위하여 상기 버스트 레벨 데이터로써 상기 표에 액세스하기 위한 수단;
    일정한 레벨의 크로미넌스 신호를 형성하기 위해, 상기 버스트 동기 신호를 포함하는 상기 디지털화된 크로미넌스 신호에 상기 계수 데이터를 곱하고, 상기 곱해진 신호를 상기 메모리 수단에 제공하기 위한 승산 수단
    을 포함하는 것을 특징으로 하는 크로미넌스 신호 처리 장치.
  2. 제1항에 있어서, 버스트 게이트 제어 신호원, 및 상기 기준 클럭 신호에 응답하여 상기 메모리 수단에 저장될 상기 곱해진 신호로부터 상기 버스트 동기 신호를 추출하기 위하여 상기 버스트 게이트 제어 신호를 래치시키기 위한 래치 수단을 더 포함하는 것을 특징으로 하는 크로미넌스 신호 처리 장치.
  3. 제2항에 있어서, 상기 버스트 게이트 제어 신호가 래치되었을 때, 상기 어드레스 시퀀스의 발생을 개시하기 위해 상기 어드레스 발생 수단을 리셋하기 위한 리셋 수단을 더 포함하는 것을 특징으로 하는 크로미넌스 신호 처리 장치.
  4. 제1항에 있어서, 상기 계산 수단은 상기 위상 에러 데이터를 유도하기 위하여, 상기 소정의 인접하지 않는 샘플들간의 각각의 차를 계산하여 상기 차의 평균값을 구하는 것을 특징으로 하는 크로미넌스 신호 처리 장치.
  5. 제4항에 있어서, 상기 계산 수단은 상기 위상 에러 데이터를 계산하기 위해 상기 평균값을 래그-리드(lag-lead) 필터링하는 것을 특징으로 하는 크로미넌스 신호 처리 장치.
  6. 제4항에 있어서, 상기 계산 수단은 상기 기준 클럭 신호를 발생시키기 위한 상기 발진기 수단으로의 전송을 위해 수평 스캔 주기 동안에 상기 위상 에러 데이터를 누산 하기 위한 누산기 수단을 더 포함하는 것을 특징으로 하는 크로미넌스 신호 처리 장치.
  7. 제6항에 있어서, 상기 위상 에러 데이터를 저장하고, 상기 위상 발진기 수단으로 상기 저장된 위상 에러 데이터를 전송하기 위한 레지스터 수단을 더 포함하는 것을 특징으로 하는 크로미넌스 신호 처리 장치.
  8. 제1항에 있어서, 상기 위상 에러 데이터를 아날로그 DC 전압으로 변환하기 위한 디지털-아날로그 변환기 수단을 더 포함하는 것을 특징으로 하는 크로미넌스 신호 처리 장치.
  9. 제8항에 있어서, 상기 위상 발진기 수단은 상기 아날로그 DC 전압의 함수로서 그 위상이 조정가능한 샘플링 클럭 신호를 발생시키기 위한 전압 제어 발진기를 포함하는 것을 특징으로 하는 크로미넌스 신호 처리 장치.
  10. 제9항에 있어서, 상기 기준 클럭 신호를 발생시키기 위해 상기 샘플링 클럭 신호를 주파수 분주하기 위한 주파수 분주 수단을 더 포함하는 것을 특징으로 하는 크로미넌스 신호 처리 장치.
  11. 제1항에 있어서, 상기 계산 수단은 저장된 샘플들의 각 절대값을 계산하고, 상기 저장된 샘플들의 절대값의 각각의 합을 계산하고, 상기 각각의 합들의 최대값을 결정하고, 상기 버스트 레벨 데이터를 유도하기 위하여 상기 최대값으로부터 기준값을 감산하는 것을 특징으로 하는 크로미넌스 신호 처리 장치.
  12. 제11항에 있어서, 상기 계산 수단은 다수의 수평 스캔 주기 동안에 상기 유도된 버스트 레벨을 누산하기 위한 누산기 수단을 더 포함하는 것을 특징으로 하는 크로미넌스 신호 처리 장치.
  13. 제12항에 있어서, 상기 ROM은 상기 누산기 수단에 누산된 상기 버스트 레벨 데이터에 대응하는 계수 데이터를 읽어내는 것을 특징으로 하는 크로미넌스 신호 처리 장치.
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