KR0174259B1

KR0174259B1 - 샘플화된 데이터 처리장치

Info

Publication number: KR0174259B1
Application number: KR1019900009992A
Authority: KR
Inventors: 헨리 윌리스 도날드; 앨런 캔필드 바쓰
Original assignee: 에릭 피. 허맨; 톰슨 컨슈머 일렉트로닉스 인코포레이티드
Priority date: 1989-07-03
Filing date: 1990-07-03
Publication date: 1999-03-20
Also published as: DE69021660T3; EP0406698B2; CA2018529A1; ES2076261T3; MY106057A; KR910004026A; JPH0342975A; EP0406698B1; FI98677B; HK1004054A1; US4992874A; FI903330A0; ES2076261T5; FI98677C; JP2645337B2; CA2018529C; DE69021660T2; EP0406698A3; DE69021660D1; EP0406698A2

Abstract

픽쳐-인-픽쳐 텔레비전 수상기는 주 신호로부터 유도된 전체 화면 크기의 영상 내에 삽입되는 보조 신호로부터 유도된 압축 영상을 포함하는 합성 영상을 디스플레이한다. 상기 보조 합성 비디오 신호는 상기 주 신호와 버스트 동기되는 시스템 클록 신호와 동기하도록 샘플화된다. 상기 샘플화된 데이터 신호는 휘도 및 색 정보 성분 신호로 분리되고, 이들 성분 신호는 서브샘플화되어 상기 시스템 클록 신호와 동기하여 필드 메모리에 기억된다. 수평 서브샘플링에 사용된 상기 클록 신호 위상은 각 라인의 시작에서 결정되어 상기 보조 신호의 스큐 에러를 보상한다. 상기 메모리로부터 검색된 휘도 샘플은 클록 전송 회로로 공급되고, 상기 클록 전송 회로는 상기 샘플을 상기 시스템 클록 신호의 위상 시프트 전환에 재동기화시켜 상기 주 신호의 스큐 에러를 보상한다. 상기 위상 시프트 클록 신호는 상기 합성 영상을 디스플레이하는데 사용된 수평 주사 신호와 동기된다. 상기 색정보 성분 신호는 상기 위상 시프트 클록 신호에 동기되지 않는다. 상기 압축 영상의 성분 신호는 결합되어 상기 주 신호에 동기되는 색 정보를 가지는 합성 신호를 형성한다. 상기 압축 신호는 주 신호의 입부를 대체하여 상기 합성 영상을 나타내는 신호를 발생한다.

Description

샘플화된 데이터 처리 장치

제1도는 본 발명의 실시예를 포함하는 텔레비젼 수상기의 블럭도.

제1a도는 제1도에 도시된 텔리비전 수상기에 사용된 서브샘플링 클록 신호를 발생하는 전형적인 회로의 블럭도.

제2도는 제1도에 도시된 텔레비전 수상기에 사용 하기에 적합한 클록 위상 시프터의 블럭도.

제3도는 제2도에 도시된 신호 위상 얼라인먼트 회로의 동작을 설명하는 회로의 블럭도.

제4도는 제1도에 도시된 텔레비전 수상기에 사용하기에 적합한 클록 전송 회로의 블럭도.

제5도는 제2도에 도시된 클록 위상 시프터 회로의 동작을 나타내는 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

110 : 메인 튜너 112 : 동기 신호 분리 회로

113 : 편향 회로 114 : 멀티플렉서

116 : 매트릭스 회로 118 : 음극선관

120 : 픽쳐-인-픽쳐 삽입 회로 122 : 보조 튜너

124 : 디지털-아날로그 변환기 126 : 보조 타이밍 회로

140 : 위상 동기 루프 회로

본 발명은 예를 들면, 픽쳐-인-픽쳐(pix-in-pix) 텔레비전 디스플레이 시스템의 삽입 영상에서 타이밍 에러의 시감도를 감소하는 장치 및 방법에 관한 것이다.

픽쳐-인-픽쳐 시스템에서는, 서로 관계가 없는 소스로부터 2개의 영상이 동시에 하나의 영상으로서 디스플레이 된다. 상기 합성 영상은 삽입 압축 보조 영상을 포함하고 있는 전체화면 크기의 주 영상을 포함한다. 상기 삽입된 영상의 화질은 주 신호 또는 보조 신호의 타이밍 에러에 의해 영향을 받을 수도 있다.

본 발명과 관련된 타이밍 에러는 예를 들면, 상기 주 신호 또는 보조 신호가 비표준 신호일 때 발생할 수도 있다. 본 명세서에 사용된 상기 비표준 신호란 용어는 비디오 신호가 따르는 표준 신호(예를 들면, NTSC, PAL 또는 SECAM)에 의해 설정된 수평 라인 주기에 대하여 길이가 변할 수도 있는 수평 라인 주기를 가진 비디오 신호를 의미한다. 그러나 이와는 달리 잡음이 수평 라인 동기(수평 동기) 신호의 변화를 마스크하기에 충분한 크기이면, 잡음이 있는 표준 신호가 비표준 신호로 나타날 수도 있다.

상기 타이밍 에러가 삽입 영상에 어떻게 영향을 미칠 수 있는가를 알기 위해서는, 보조 신호가 어떻게 처리되고 디스플레이되는지를 알면 도움이 된다. 종래의 픽쳐-인-픽쳐 디스플레이 시스템에서, 상기 보조 신호는 상기 보조 신호의 수평 라인 주사 주파수와 일정한 관계를 갖는 샘플링 클록 신호에 의해 결정되는 순간에 샘플화된다. 컬러 텔레비전 신호의 색차 신호 성분의 복조를 위하여, 상기 샘플링 클록 신호의 주파수는 색차 캐리어 주파수의 배수인 것이 양호하다.

상기 배수가 표준 신호에 대하여 짝수, 예를 들면, 4이면, 모든 주 비디오 신호 표준 하에서, 상기 배수가 라인 간격마다 정수의 샘플을 생성하기 때문에, 이것은 적합한 샘플링 신호이다. NTSC 시스템에서, 상기 샘플링 클록 신호는, 예를 들면, 컬러 부반송파 신호의 주파수(fc)의 4배인 4fc의 주파수를 가진 샘플링 신호를 생성하는 한편 보조 합성 비디오 신호의 컬러 기준 버스트 성분과 동위상이 되는 위상 동기 루프에 의해 발생될 수도 있다.

상기 보조 비디오 신호는 통상, 그 구성 성분 즉, 한 개의 휘도 신호와 두 개의 색차 신호로 분리된다. 상기 성분 신호는 그 다음에 수평 및 수직으로 서브샘플화되어 압축된 영상을 나타내는 신호를 발생한다. 상기 보조 신호의 한 필드 동안 취해진 샘플의 라인은 메모리에 기억된다. 상기 샘플은 주 비디오 신호의 수평 라인 주사 주파수와 관련되는 클록 신호를 사용하여 디스플레이하기 위해 상기 메모리로부터 판독된다.

상기 보조 신호가 비디오 테이프 레코더(VTR) 또는 비디오 게임과 같은 잡음 소스 또는 비표준 소스로부터 발생하면, 컬러 부반송파 신호의 주파수와 컬러 기준 버스트 신호의 주파수가 비교적 안정한 반면에, 수평 동기 신호의 주파수는 라인에서 라인으로 상당히 변화할 수 있다. 상기 변화는 픽업(pick up) 헤드의 조정 불량(misalignment) 또는 VTR 내의 늘어진 테이프 또는 비디오 게임 회로에 의해 사용된 주파수의 비정확에 의해 야기될 수 있다. 전술한 예에서, 샘플링 클록 신호가 컬러 기준 버스트 신호와 위상 동기되기 때문에, 연속적인 라인상의 대응 샘플이 서로에 대해 시프트되거나 또는 스큐될 수도 있다. 상기 샘플의 라인이 주 신호와 동시에 디스플레이되면, 상기 대응 샘플에 의해 생성된 픽셀(pixel)이 수직으로 얼라인되지 못할 수도 있다. 따라서, 삽입 영상의 임의의 수직 라인이 들쑥날쑥하거나(수평 동기 신호의 주기가 임의로 변화되는 경우) 또는 경사진다(수평 동기 및 컬러 버스트 신호의 상대 주파수에 고정된 에러가 있는 경우). 이러한 타입의 영상 왜곡을 야기시키는 주파수 및 위상 변화를 타이밍 에러 또는, 스큐(skew) 에러라 한다.

본 발명과 관련된 한 형태의 타이밍 에러는 주 수평 동기 신호와 상기 주 신호의 컬러 기준 버스트 성분에 위상이 동기되는 비디오 디스플레이 컬러 신호간의 주파수 또는 위상 변화에 기인한다. 상기 형태의 에러는 주 영상(수평 동기 펄스에 의해 규정된)의 좌측 끝과 삽입 영상(디스플레이 클록 신호에 의해 규정된)의 시작 라인 간의 거리를 임의로 변화시킬 수도 있다. 정수의 샘플링 클록 주기의 주 신호 타이밍 에러는 수평 동기 신호를 발생하는 위상 동기 루프 회로에 의해 보상될 수도 있다. 샘플링 클록 주기의 일부분인 스큐 에러의 정정이 더 어려울 수도 있다.

상기 형태의 타이밍 에러를 정정하기 위한 한 방법은, 보간법을 이용하여 샘플값을 기억 또는 디스플레이하기 위해 사용된 클록 신호에 매치되는 샘플값을 발생하는 것이다. 또 다른 방법으로는 클록 신호가 수평 동기 신호에 적절히 얼라인되도록 샘플값을 디스플레이하기 위해 사용된 클록 신호의 위상을 시프트하는 것이다. 상기 방법은 미합중국 특허 제4,638,360호 픽쳐-인-픽쳐 텔레비전 시스템에서의 타이밍 정정에 기술되어 있다.

스큐 에러는 스큐 시프트된 라인 동기 클록 신호와 동기하는 비디오 신호 성분을 나타내는 샘플을 발생하므로서 정정될 수도 있다. 그 다음에 상기 샘플은 상기 샘플을 스큐 시프트되지 않은 라인 동기 클록 신호와 얼라인시키는 클록 전송회로에 인가된다. 미합중국 특허 제4,782,391호 TV 신호를 위한 다수의 입력 디지털 비디오 특정 프로세서은 상기 형태의 시스템에 관한 것이다.

전술한 첫 번째 두 방법은 두 개의 실제로 독립적인 클록 신호를 사용한다. 부가적인 클록 신호를 발생하기 위해 사용된 여분의 회로는 차치하고라도, 다수의 클록 신호를 사용하는 시스템이 상호간의 무선-주파수 간섭을 방지하기 위해 주의 깊게 은폐될 필요가 있을 수도 있다.

전술한 세 번째 방법에 있어서, 보조 신호의 휘도 및 색차 신호 성분은 아날로그 회로에 의해 분리되고 그 다음에 디지털화된다. 상기 방법을 사용한 시스템은 합성 비디오 신호를 디지털화하여 상기 비디오 신호를 상기 비디오 신호의 성분 부분으로 분리하는 시스템보다 더 복잡할 수도 있다. 또한 상기 두 번째 방법은 라인 동기 클록 신호를 사용하므로, 압축된 비디오 신호의 컬러 정보 신호를 엔코드하는 것이 어려울 수도 있으며 따라서, 상기 2개의 신호가 디스플레이를 위해 시분할 다중 송신될 수도 있다.

본 발명은 제2의 기억된 비디오 신호에 대한 제1비디오 신호의 타이밍 에러를 보상하는 시스템에 실시된다. 상기 시스템은 메모리로부터 상기 제2의 기억된 비디오 신호의 샘플을 검색하는 제1클록 신호를 포함한다. 신호 위상 얼라인먼트 회로는 상기 제1비디오 신호로부터 유도된 수평 주사 신호에 동기화되는 제2클록 신호를 발생하기 위해 상기 제1클록 신호의 위상을 시프트한다. 클록 전송 회로는 상기 제2클록 신호에 응답하여, 상기 제1클록 신호와 동기하는 검색된 샘플을 상기 위상이 시프트된 클록 신호와 소정의 위상 관계를 가지도록 얼라인한다.

이하 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.

본 발명은 예를 들면, 소비자 텔레비전 수상기용 픽쳐-인-픽쳐 특징을 수행하는 디지털 회로에 관한 것이다.

그러나, 본 발명은 보다 폭 넓게 응용될 수 있음을 주지한다. 본 발명은 2개의 영상 또는 2개의 영상의 부분이 동시에 디스플레이되는(예를들면, 나란히 또는 겹쳐져) 다른 시스템에 사용될 수도 있고, 디지털 메모리 회로 대신에 전하-결합 장치와 같은 아날로그 신호를 사용할 수도 있다.

하기에 기술되는 텔레비전 시스템에서, 주 비디오신호는 종래의 아날로그 회로에 의해 처리되어 화면 전체 크기의 영상을 생성한다. 보조 신호는 디지털 회로에 의해 수신, 디지털화 및 처리되어, 휘도 신호 및 2개의 4분 위상 관련 색차 신호를 생성한다. 상기 분리된 신호는 서브샘플화되어 압출된 영상을 표시하는 신호를 발생한다. 상기 서브샘플화된 신호는 상기 압축된 신호의 한 필드 간격을 수용하는 메모리에 기억된다. 상기 압축된 영상이 디스플레이될 때, 상기 기억된 신호가 상기 메모리로부터 검색되어 합성 비디오 신호로 엔코드된다. 상기 합성 비디오 신호는 주 합성 비디오 신호의 일부를 대체하고 아날로그 회로에 의해 처리되어 합성 영상을 디스플레이하는 합성 신호를 발생한다. 상기 합성 영상은 삽입 표시된 압축 보조 영상을 가지는 전체 화면 크기의 영상을 포함한다.

합성 비디오 신호는 3개의 성분 신호, 즉 휘도 신호 Y 및 예로서 (R-Y) 및 (B-Y)의 2개의 색차 신호를 포함한다. 상기 2개의 색차 신호는 각각의 4분 위상 관련 컬러 부반송파 신호를 변조하여 기저대 휘도 신호와 부가적으로 결합되어 상기 합성 비디오 신호를 발생하는 색차 신호를 생성한다. 합성 비디오 신호를 디코딩하는 종래의 아날로그 기술은 휘도 신호 Y를 재생하기 위한 저역 통과 필터링과 색차 대역 신호를 재생하기 위한 대역-통과 필터링을 포함한다. 그 다음에 상기 색차 대역 신호는 재생된 컬러 부반송파 신호를 사용하여 동시에 복조된다.

일반적으로, 디지털 프로세싱 기술을 이용하면, 합성 비디오 신호가 우선적으로 샘플화 및 디지털화된다. 이들 샘플을 발생하기 위해 사용된 샘플링 클록 신호는 일반적으로 합성 비디오 신호의 컬러 버스트 신호에 위상 동기된다. 상기 샘플링 신호는 색차 신호의 복조를 도와줄 수도 있다. 예를 들면, 선택된 샘플링 클록 신호의 주파수가 컬러 부반송파 신호의 주파수 fc의 4배인 4fc이면, 분리된 색차 신호의 연속적인 샘플이 (R-Y), (B-Y), -(R-Y), -(B-Y), (R-Y) 등의 순서에 의해 표시될 수도 있다. 여기서 마이너스 신호는 샘플링 위상을 나타내나 꼭 샘플 극성을 나타내는 것은 아니다. 상기 (R-Y) 및 (B-Y) 색차 신호가 이중 멀티플렉싱 및 선택적인 극성 변환의 처리에 의해 상기 순서로 재생될 수도 있다.

따라서, 상기 종래의 기술이 2개의 독립된 합성 비디오 신호의 색차 신호 성분을 디코드하기 위해 사용되면, 상기 2개의 합성 비디오 신호의 각각의 컬러 부반송파 신호와 관련된 2개의 진동 신호를 발생하는 것이 바람직하다. 상기 2개의 신호간의 간섭을 제한하기 위해 전자기 차폐가 필요할 수도 있기 때문에, 2개의 클록 신호를 사용하면 상기 수상기의 설계가 복잡해질 수도 있다.

2개의 비디오 신호를 복조하는 다른 방법은 예를 들면, 주 신호 컬러 부반송파 신호와 같은 하나의 진동 신호만을 발생하는 것이다. 이때, 상기 신호는 보조 신호를 처리하는 디지털 회로를 위한 샘플링 클록 신호를 발생하기 위해 사용된다. 그러나, 상기 주 신호는 보조 신호의 색차 신호 위상이 다를 수도 있기 때문에, 상기 보조 신호의 컬러 기준 버스트 성분을 근거로한 디지털화되고 디코드된 색차 샘플의 위상을 정정하는 회로를 포함하는 것이 바람직할 수도 있다.

샘플링 클록 신호의 선택은 또한 어떤 타입의 스큐 에러 보상 회로가 상기 시스템에 사용되어질 것인가를 결정하는 요소이다. 상기 주 버스트 신호에 동기되는 클록 신호가 상기 보조 버스트에 동기되는 클록 신호보다 보조 수평 동기 신호에 보다 덜 가깝게 얼라인될 수도 있기 때문에, 압축된 보조 신호가 상기 메모리에 기억되면 스큐 에러의 가능성이 증가된다. 게다가, 상기 샘플링 클록 신호가 주 신호 버스트에 동기되면, 상기 주 신호의 잡음 또는 상기 주 신호 수평 동기 및 컬러 부반송파 신호의 관련 주파수의 변동에 의해 야기된 스큐 에러가 감소되지 않는다. 상기 보조신호의 수평 동기 성분에 동기되는 샘플링 클록 신호가 또한 사용될 수도 있다.

하기에 기술된 텔레비전 수상기에서, 제1타입의 스큐 에러는 한 클록 주기의 최대 1/3로(예를들면, 4fc의 샘플링 주파수를 가진 샘플화된 데이터 NTSC 신호에 대해 최대 23ns로) 감소되고 제2타입의 스큐 에러는 거의 제거된다.

하기에 기술된 시스템에서, 상기 보조 비디오 신호의 각각의 수평 라인 간격의 휘도 성분은 6:1 비율로 서브샘플화되어 상기 주 신호 버스트로부터 유도된 4fc 샘플링 클록 신호의 1/2인 샘플 비율로 디스플레이 된다. 따라서 유효 샘플링 비율은 3:1이 된다. 따라서, 상기 유효 서브샘플링 클록 신호의 주파수는 상기 샘플을 디스플레이하기 위해 사용된 클록 신호 주파수의 1/3이 된다. 서브샘플링 클록 신호가 발생되면, 6개의 상이한 균등하게 이격된 위상을 가진 신호가 제공된다. 상기 제1타입의 스큐 에러는 상기 보조 신호의 각각의 수평 라인의 시작에 상기 6개의 가능한 서브샘플링 클록 신호 위상중 가장 양호한 하나를 선택하면 감소된다. 상기 선택된 위상은 보조 수평 동기 신호에 대한 각각의 위상의 관련 타이밍에 의해 결정된다.

상기 제2타입의 스큐 에러는 주 클록 신호로부터 디스플레이의 수평 주사를 제어하는 신호에 얼라인되는 디스플레이 클록 신호를 발생하도록 위상 얼라인먼트 회로를 사용하면 거의 제거된다. 이 때 주 클록 신호와 동위상으로 제공되는 샘플을 디스플레이 클록 신호와 동위상인 샘플로 바꾸기 위해 클록 전송 회로가 사용된다. 상기 디스플레이 클록 신호는 상기 주 클록 신호로부터 유도되기 때문에, 상기 2개의 클록 신호간의 주파수 차이에 의해 야기된 출력 샘플의 어떠한 왜곡도 존재치 않는다.

도면에서, 넓은 화살표는 멀티 비트 디지털 신호를 전송하는 신호 통로를 나타낸다. 라인 화살표는 아날로그 신호 또는 단일 비트 디지털 신호를 전송하는 결선을 나타낸다. 상기 장치의 처리 속도에 따라서, 어느 특정한 상기 신호 통로에 보상 지연이 요구될 수도 있다. 디지털 신호 처리 회로 설계의 기술에 숙련된 사람은 이러한 지연이 특정한 시스템에서 필요로 함을 알 것이다.

제1도는 본 발명의 실시예를 포함하는 픽쳐-인-픽쳐 특징을 가진 텔레비전 수상기의 블럭도이다. 제1도에서, 메인 튜너(110)에 의해 제공된 주 합성 비디오 신호 MCV가 종래의 동기 신호 분리 회로(112)에 인가된다. 상기 회로(112)는 상기 신호 MCV의 수평 라인 및 수직 필드 동기 신호 성분을 각기 나타내는 MHS 및 MVS 신호를 발생한다. 상기 회로(112)는 주 버스트-게이트 신호 MBG와, 상기 신호 MCV가 영상의 상위 필드인지를 나타내는 신호 MU 및 주 합성 블랭킹 신호 MCB를 또한 제공한다. 상기 신호 MCB는 기준 신호로서 편향 회로(113)에 의해 발생된 수평 플라이-백 신호 FB를 사용하는 위상 동기 루프 회로에 의해 발생된다. 따라서, 상기 신호 MCB는 비디오 디스플레이를 생성하기 위해 사용된 수평 라인 주사 신호에 동기된다. 이것은 상기 신호 MCV의 잡음과 비교적 무관하고 고-전압원의 로딩과 관련된 주사 주파수의 변동을 탐지하는데 도움이 된다.

상기 신호 MCV는 멀티플렉서(114)의 한 입력 단자에 또한 인가된다. 상기 멀티플렉서(114)의 또 다른 입력 단자는 압축 보조 영상을 표시한 합성 비디오 신호 ACV를 수신하도록 결합된다. 상기 멀티플렉서(114)는 신호 DM'에 의해 제어되어, 각 필드의 일부분의 상기 신호 MCV를 신호 ACV로 대체한다. 상기 신호 DM'은 하기에 기술된 픽쳐-인-픽쳐 삽입 회로(120)와 클록 전송 회로(146)에 의해 발생된다. 상기 신호 DM'이 논리 0일시에, 상기 압출된 신호 ACV가 상기 주 신호 MCV 대신에 사용된다. 상기 멀티플렉서(114)의 출력 신호는 삽입 보조 영상을 가진 주 영상을 표시한 복합 합성 비디오 신호 CCV이다.

상기 픽쳐-인-픽쳐 삽입 회로(120)는 주 수평 및 수직 동기 신호 MVS 및 MHS에 응답하고, 클록 신호 MCK에 응답하여 신호 DM을 발생한다. 하기에 기술된 바와 같이, 상기 신호 DM은 클록 전송 회로(146)에 인가되어, 복합 디스플레이를 생성하기 위해 사용된 수평 주사 신호에 얼라인된 신호 DM'를 생성한다. 본 발명의 상기 실시예에서, 압축 보조 영상은 상기 주 신호의 각각의 필드 동안 69 연속 라인 간격동안 디스플레이된다. 각각의 디스플레이된 압축된 라인은 대응하는 주 신호 수평 라인 간격의 대략 1/4을 점유한다.

상기 멀티플렉서(114)의 출력단자는 예를 들면, 상기 신호 CCV의 휘도 및 색차 신호 성분을 분리하며, 상기 색차 신호 성분을 4분 위상 관련 색차 신호 성분으로 복조하고 상기 휘도 및 색차 신호로부터 적(R), 녹(G) 및 청(B)색 기본 컬러 신호를 발생하여 음극선관(CRT,118)에 인가하는 종래의 아날로그 디코더 및 매트릭스 회로(116)에 결합된다. 상기 신호 CCV로 표시된 영상은 편향 회로(113)에 의해 발생된 편향 신호의 제어 하에서 상기 CRT(118)에 재생된다.

신호 ACV가 발생되는 보조 합성 비디오 신호 XCV는 종래의 텔레비전 튜너(122)에 의해 제공된다. 상기 신호 XCV는 샘플링 클록 신호 MCK에 의해 클록되는 아날로그-디지털 변환기(124)에 인가된다. 상기 신호 MCK는 위상 동기 루프(PLL) 회로(140)에 의해 발생된다. 종래의 버스트-동기 PLL을 포함할 수도 있는 회로(140)는 예를 들면, 아날로그 디코더 및 매트릭스 회로(116)에 의해 제공된 주색차 신호 성분 MC와 주 버스트-게이트 신호 MBG에 응답하여, 상기 신호 MCV의 컬러 부반송파 신호 성분의 주파수 fc의 4배인 4fc의 주파수를 가진 클록 신호 MCK를 발생한다. 상기 신호 MCK는 상기 주 신호 MCV의 컬러 동기 버스트 신호 성분에 위상 동기된다.

상기 컬러 버스트 신호는 합성 비디오 신호의 컬러 부반송파 신호 성분과 소정의 위상 관계를 가지는 기준 신호이다. 따라서, ADC(124)는 상기 주 신호 MCV의 색차 부반송파 신호 성분에 동기되는 보조 신호 XCV의 샘플을 생성한다.

상기 ADC(124)에 의해 제공된 샘플은 상기 MCK에 응답하여, 신호 AVS, ABG, AU, AS 및 NL를 발생하는 보조 타이밍 회로(126)에 인가된다. 사익 신호 AVS는 상기 보조 비디오 신호용 수직 필드 동기 신호이다. 상기 신호 ABG는 보조 버스트-게이트 신호이다. 상기 신호 AU는 보조 샘플이 상위 필드에 존재하는지 또는 하위 필드에 존재하는지를 나타낸다. 상기 신호 AS 및 NL는 상기 보조 신호의 어떤 픽셀 및 라인이 압축된 영상을 형성하기 위해 각각 사용될 수 있는지를 나타내는 펄스 신소이다. 이들 신호는 상기 영상의 상부 및 하부상의 몇몇 라인을 제거하고 상기 영상의 좌우측상의 몇몇 픽셀 위치를 제거한다. 상기 영상의 상기 부분이 제거되므로서, 상기 영상을 기억하기 위해 사용된 메모리의 양이 감소하고 보조 영상이 디스플레이되는 삽입부의 싸이즈가 감소한다.

전술한 바와 같이, 서프샘플링 신호 AS는 상기 보조 신호의 각각의 수평 라인 주기의 시작에 동위상으로 조정된다. 상기 위상 조정에 의해 상기 신호 MCK로부터 발생된 6개의 위상 시프트 서브샘플링 신호중 하나가 효과적으로 선택된다. 상기 조정에 의해, 상기 보조 수평 동기 펄스와 제1의 기억된 픽셀의 발생의 관련 시간의 차이에 의해 야기된 디스플레이의 스큐 에러가 23ns[1/(12fc)]로 제한된다.

제1a도는 서브샘플링 신호 AS를 발생하는 전형적인 회로를 도시한다. 상기 회로는 상기 보조 타이밍 회로(126)의 일부이다. 제1a도에서, 상기 신호 MCK가 보조 수평 동기 신호 AHS에 의해 리셋되는 주파수 분할기(160)에 인가된다. 2fs/3의 주파수를 가진 상기 주파수 분할기(160)의 출력 신호가 상기 신호 AHS에 의해 리셋되는 7-비트 카운터(162)에 인가된다. 상기 카운터(162)의 출력 신호는 제1 및 제2디코더(164 및 166)에 결합된다. 상기 카운터(162)에 의해 제공된 값이 각기 19 및 127이면, 상기 디코더(164 및 166)가 논리 1출력 펄스를 생성한다. 상기 디코더(164 및 166)에 의해 제공된 값은 각각의 RS 플립-플롭(168 및 170)을 설정하기 위해 사용된다. 상기 플립-플롭이 신호 AHS에 의해 리셋된다. 상기 플립-플롭(168)의 출력 신호와 상기 플립-플롭(170)의 반전된 출력 신호는 각각의 보조 라인의 중앙 부분동안 주파수 분할기(160)에 의해 제공된 신호를 통과시키도록 AND 게이트(174)를 인에이블한다. 상기 주파수 분할기(160)는 각각의 수평라인 주기의 시작에 리셋되기 때문에, 서브샘플링 클록 신호 AS의 위상이 신호 AHS의 위상을 탐지하기 위해서 라인에서 라인으로 변할 수도 있다.

상기 AND(124)에 의해 발생된 샘플은 보조 타이밍 회로(126)에 의해 제공된 신호 ABG를 수신하도록 또한 결합되어진 휘도-색차(Y/C) 분리기 및 색차 신호 복조기(128)에 인가된다. 상기 회로(128)의 Y/C 분리기 부분은 표준 저역-통과 및 대역-통과 필터 장치를 사용하여 상기 보조 합성 비디오 신호로부터 휘도 신호 및 색차 대역 신호를 분리한다. 상기 회로의 색차 신호 복조기 부분은 상기 색차 대역 신호를 예를 들면, (R-Y) 및 (B-Y)와 같이 2개의 사분 위상 관련 색차 신호로 분리한다.

신호 XCV는 상기 주 신호의 컬러 부반송파 신호와 동시에 샘플화되기 때문에, 상기 회로(128)에 의해 제공된 색차 샘플은 상기 주 및 보조 비디오 신호의 컬러 부반송파 신호간의 위상 차이를 정정하기 위해 위상이 시프트되어질 필요가 있을 수도 있다. 상기 목적을 위해서, 상기 회로(128)는 타이밍 회로(126)에 의해 제공된 보조 버스트-게이트 신호 ABG를 수신하도록 결합된다. 상기 신호에 응답하여, 상기 회로(128)는 샘플화된 데이터 보조 신호의 컬러 버스트 신호 성분을 모니터하고 한 라인씩을 기본으로 하여 복조된 색차 신호의 위상을 정정한다. 상기 기능을 수행하는 전형적인 회로가 미합중국 특허 제4,558,348호에 기술되어 있다.

상기 Y/C 분리기 및 색차 분리기(128)로부터의 출력 신호는 샘플 포매터(formmtter, 130)에 인가된다. 상기 포매터(130)는 신호 AS에 응답하여 6:1 비율로 샘플화된 데이터 휘도 신호를 수평으로 서브샘플화하고 각각의 샘플화된 데이터 색차 신호를 서브 샘플화하며, fc/9(4fc/36)의 샘플링 주파수를 가진 각각의 압축된 색차 신호를 생성한다. 상기 수평 서브 샘플링은, 휘도 신호가 2fc의 샘플 비율로 디스플레이되고 색차 신호가 fc/3의 효과적인 샘플링 비율로 디스플레이되면, 3:1 비율로 보조 영상을 압축한다.

상기 서브샘플링 계획을 이용하면, 2개의 색차 신호를 표시하는 한 쌍의 샘플이 각각 6개의 휘도 샘플에 대해 발생된다. 상기 포매터(130)는 각각의 휘도 및 색차 샘플을 6비트의 유의(significance)로 감소시키고 상기 휘도 및 색차 샘플을 결합시켜 각각 8비트 출력 샘플중 6비트는 휘도 정보를 나타내고 잔여 2비트는 각각 2개의 대응하는 색차 신호 샘플의 한비트씩을 나타낸다. 상기 기술은 6개의 연속적인 휘도 샘플 양단에 각각 한쌍의 색차 샘플을 늘어놓는다. 상기 샘플 포매터(130)는 버퍼(132)에 상기 8-비트 샘플을 제공한다.

상기 버퍼(132)에 제공된 샘플은 상기 버퍼(132)에 내재하는 선입 선출(first-in-first-out, FIFO) 메모리(도시되지 않음)에 기억된다. 상기 기억된 샘플은 메모리 어드레스 발생 회로(134)의 제어 하에서 버퍼(132)로부터 메모리(136)로 전송된다. 상기 회로(134)는 디스플레이를 위해 메모리(136)로부터의 샘플 판독을 또한 제어한다. 상기 메모리(136)로 샘플을 기록할시에, 상기 회로(134)는 수평으로 서브 샘플화된 보조 신호를 수직으로 서브샘플화하여 수평 및 수직으로 압축된 영상을 나타내는 샘플을 발생한다. 본 발명의 상기 실시예에 사용된 메모리(136)는 상기 압축된 영상의 샘플의 한 필드를 수용하기에 충분한 수의 기억 소자를 포함한다.

샘플은 메모리 어드레스 발생기(134)에 의해 제공된 어드레스 신호에 응답하여 2fc 비율로 메모리(136)로부터 판독된다. 상기 샘플은 전술한 바와 같이, 하기에 기술되는 회로에 의해 처리되어 신호 MCV와 결합되는 합성 비디오 신호 ACV를 발생하여 합성 픽쳐-인-픽쳐 영상을 발생한다.

상기 메모리(136)로부터 판독된 샘플은 샘플 포매터(130)에 인가된다. 상기 포매터(130)는 포매터(130)에 의해 수행된 프로세스를 반전시켜 4fc 샘플 비율로 각각 발생하는 분리 휘도 신호 및 2개의 분리 색차 신호를 제공한다. 그러나, 본 발명의 상기 실시예에서, 휘도 샘플은 2fc의 최대 비율로 값을 변화시키고 색차 샘플은 fc/3의 비율로 변화된다. 샘플화된 데이터 (R-Y) 및 (B-Y) 색차 신호는 샘플화된 데이터 색차 신호를 발생하도록 상기 색차 샘플을 인터리브(interleave)하며, 보간하고 선택적으로 반전시키는 색차 신호 엔코더(150)에 인가된다. 상기 샘플화된 데이터 색차 신호의 유효 컬러 부반송파 신호는, 상기 엔코더(150)에 의해 사용된 클록 신호 MCK가 주 신호에 버스트 동기되기 때문에, 상기 신호 MCV의 컬러 부반송파와 동일한 주파수 및 위상을 갖는다.

포매터(138)에 의해 제공된 샘플화된 데이터 휘도 신호 YA와 픽쳐-인-픽쳐 삽입 회로(120)에 의해 제공된 신호 DM은 클록 전송 회로(146)에 인가된다. 제4도와 관련하여 하기에 기술되는 회로(146)는 상기 회로의 입력 신호의 타이밍을 변화시켜 클록 신호 YCK와 동기하는 신호 YA' 및 DM'를 발생한다.

상기 신호 YCK는 상기 주 합성 신호의 수평 동기 신호 성분에 위상 얼라인된다. 제2도 및 제3도와 관련하여 하기에 기술되는 클록 위상 시프팅 회로(142)는 신호 MCK의 다수의 위상을 제공하고 이들 위상들중 하나를 선택하여 클록 신호 YCK로 발생한다. 상기 선택된 위상은 신호 MCB로부터 유도된 수평 라인 주사 기준 신호에 가장 가깝게 얼라인된 위상이다.

색차 신호 디코더(150)에 의해 제공된 신호 CA는 상기 신호 YCK에 얼라인되지 않는다. 이것은 압축된 비디오 신호와 주 비디오 신호의 색차 신호의 얼라인을 유지한다. 상기 얼라인의 부족은 상기 압축된 영상에 사용된 컬러 신호의 스큐 에러를 야기시킬 수도 있으나, 사람의 눈이 휘도의 변화보다 컬러의 변화에 민감하지 않고 색차 신호의 최소 발생 시간이 휘도 신호에 대해서 보다 훨씬 더 길기 때문에, 상기 에러는 눈에 띠지 않는다.

신호 YA' 및 CA는 각각의 샘플화된 데이터 디지털 신호에 대응하는 아날로그 신호를 발생하는 각각의 디지털-아날로그 변환기(148 및 152)에 인가된다. 상기 아날로그 신호는 합산 회로(154)에 결합되며, 주 신호 MCV의 일부분을 대체하는 아날로그 합성 비디오 신호 ACV를 발생하여 복합 합성 비디오 신호 CCV를 발생한다.

복합 영상을 나타내는 신호를 발생하기 위해 신호 MCV 및 ACV를 멀티플렉싱하는 대신에, 회로가 상기 신호 YA' 및 CA와 각각의 분리된 주 휘도 및 색차 신호를 멀티플렉스하기 위해 아날로그 디코더(116)에 삽입될 수도 있다는 것이 고찰된다. 또한, YA' 및 (R-Y) A와 (B-Y) A 또는 보조 R, G 및 B 기본 컬러 신호와 같은 다른 성분 신호가 합성 영상을 나타내는 신호를 발생하기 위해 주 비디오 신호로부터 유도된 대응하는 신호와 멀티플렉스될 수도 있다.

제2도는 클록 위상 시프터(142)로서 사용하기에 적합한 회로의 블럭도이다. 제2도에서, 주 클록 신호 MCK가 한 세트의 13개의 캐소드가 연결된 버퍼 게이트(212)에 인가된다. 본 발명의 실시예에서, 각각의 게이트(212)는 한 쌍의 논리 인버터로서 구현된다. 각각의 버퍼 게이트(212)는 일정 시간만큼 상기 게이트의 입력 포트에 인가된 신호를 지연한다. 따라서, 인버터(212)에 의해 제공된 출력 신호는 신호 MCK의 각기 상이한 위상을 나타낸다. 이상적으로는, 모든 직렬로 연결된 버퍼 게이트(212)를 통한 전체 지연이 상기 신호 MCK의 한 주기와 거의 동일하다. 그러나, 클록 위상 시프터(142)를 연결한 직접 회로의 제조 과정의 프로세스 변동에 기인하여, 전체 지연의 변동은 -50% 내지 +100% 만큼 변할 수도 있다.

버퍼(212)에 의해 제공된 상기 신호 MCK의 14개의 상이한 위상을 나타내는 신호는 신호 위상 얼라인먼트 회로(210)에 인가된다. 상기 회로(210)는 이들 신호중 주 합성 블랭킹 신호 MCB의 수평 주사 성분에 동위상으로 가장 가깝게 얼라인되는 한 신호를 선택한다. 상기 신호 MCB는 기준 신호로서 상기 회로(210)에 인가된다.

제3도는 상기 회로(210)의 동작을 설명하는 단순화된 위상 얼라인먼트 회로의 블럭도이다. 상기 회로는 상기 회로(210)의 14단 대신에 오직 4단만을 포함한다. 상기 신호의 위상 얼라인먼트 회로에 부가적인 단을 부가하기 위해서는 점선(335)으로 한정된 요소를 필요한 만큼 반복하면 된다. 제3도에 도시된 회로는 신호 위상 얼라인먼트 회로라 명명된 미합중국 특허 제4,824,879호에 기술된 회로와 유사하다. 본 발명의 회로는 AND 게이트(354 및 358), 인버터(356) 및 OR 게이트(357)를 포함하는 의사-단(355)을 부가했다는 점만이 상기 인용된 회로와 다르다.

제3도에 도시된 회로는 다음과 같이 동작한다. 신호 MCB의 포지티브-진행 천이에 응답하여, 신호 MCK의 각각의 상이한 위상의 순간 샘플이 각각의 D형 플립-플롭(310,320,330 및 340)에 기억된다. 버퍼 게이트(212)에 의해 제공된 전체 지연이 클록 신호 MCK의 한 주기에 가깝기 때문에, 이들 플립-플롭에 기억된 상기 값은 상기 신호 MCB의 천이에서 취해진 다른 탭(tap)에서의 상기 신호 MCK의 모든 위상의 스냅샷(snapshot)을 나타낸다.

상기 스냅샷은 (좌측에서 우측으로 판독될시에 지연 라인으로부터 샘플의 네거티브-진행으로 나타나는)상기 신호 MCK의 포지티브-진행 천이를 포함하고, 상기 플립플롭들 중 하나의 플립-플롭, 예를 들면, 320은 논리 1출력 신호를 가질 것이고, 그 다음의 연속한 플립 플롭(33)은 논리 0 출력 신호를 가질 것이다. 이 때, AND 게이트(334)에 대한 모든 입력 신호는 논리 0이 될 것이다. 이때, AND 게이트(334)의 출력 신호는 버퍼 게이트(212b)에 의해 제공된 클록 위상 신호를 위상 얼라인먼트 회로의 출력 신호로서 AND 게이트(338)와 OR 게이트(360)를 통해 통과하도록 할 것이다.

상기 플립플롭(31,320,330 및 340)에 기억된 스냅샷이 하나 이상의 천이를 포함할시에, 인버터(316,336,346 및 356)와 OR 게이트(337,347 및 357)를 포함하는 억제 회로는 제1천이에 대응하는 클록 신호의 위상만 신호 YCK로 선택되어지도록 할 것이다. 상기 스냅샷이 네거티브-진행 천이만을 포함하거나, 또는 상기 플립-플롭에 유지된 샘플값이 모두 포획된 천이가 없다는 것을 나타내는 논리 1이면, 버퍼 게이트(212C)에 의헤 제공된 클록 신호 위상이 위상 얼라인 출력 신호 YCK로 선택된다. 상기 선택은 의사-단(355)에 의해 성취된다. 마지막으로, 상기 스냅샷이 어떠한 천이도 포함하지 않으나 다수의 플립-플롭에 유지된 값이 모두 논리 0이면, 상기 신호 MCK는 AND 게이트(314 및 318)와 인버터(316)의 작용에 의해 위상 얼라인 출력 신호 YCK로 선택된다.

제2도를 참조하면, 상기 신호 YCK는 3개의 직렬로 연결된 지연 소자(216,218 및 220)의 클록 입력 단자에 인가된다. 상기 제1의 지연단(216)으로 향하는 데이터 입력 신호는 6개의 버퍼 게이트(214)에 의해 지연된 MCB이다. 상기 버퍼 게이트(214)는 신호 위상 얼라인먼트 회로(210)를 통한 전달 지연과 동일한 정도의 시간에 상기 회로(210)의 출력 신호가 안정되어지기 위해 요구된 시간을 더한만큼 상기 신호 MCB를 지연시킨다. 상기 안정화 시간은 예를 들면, 상기 억제 회로를 통한 최대 신호 전달 지연과 동일할 수도 있다. 제2도에 도시된 6개의 버퍼 게이트(214)가 전형적이다. 사용된 정확한 수는 얼라인먼트 회로(210)의 단의 수뿐만 아니라 상기 회로가 수행되는 기술에 좌우된다.

상기 지연소자(216,218 및 220)는 상기 신호 YCK의 한주기만큼 상기 소자의 각각의 입력 포트에 인가된 신호를 각각 지연시킨다. 상기 지연소자(218)의 출력 신호와 상기 지연 소자(220)의 출력 신호의 반전이 AND 게이트(224)의 각각의 입력 단자에 인가된다. 상기 AND 게이트(224)는 상기 신호 YCK와 동기하지만 신호 위상 얼라인먼트 회로(210)의 분해능내로 고정되는 시간만큼 상기 신호 MCB에 대해 지연되는 출력 신호 HREF를 제공한다. 즉, 상기 신호 HREF의 천이는 상기 신호 MCB의 대응 천이에 대하여 거의 일정하게 지연되어 발생한다. 상기 지연의 최대 에러는 버퍼 게이트들(212) 중 하나의 버퍼 게이트를 통한 신호 전달 지연 시간이다.

제1도에 도시된 바와 같이, 상기 신호 YCK 및 HREF는 클록 전송 회로(146)에 인가되어 신호 DM와 신호 YA의 샘플을 상기 합성 신호를 디스플레이하기 위해 사용되는 수평 라인 주사 신호에 얼라인한다. 제4도는 전형적은 클록 전송 회로(146)의 블럭도이다. 개략적으로 살펴보면, 제4도에 도시된 회로는 다음과 같이 동작한다. 상기 신호 YA의 샘플이 레지스터(410)로부터 주 클록 신호 MCK와 동시에 회전 원리에 의해 레지스터(418,416,414 및 412)로 전송된다. 샘플값은 또한 회전 원리에 의해 상기 신호 YCK와 동시에 상기 레지스터(418,416,414 및 412)로부터 판독된다. 이들 샘플값이 신호 DM' 및 YA'를 구성한다.

이하 제4도에 도시된 회로에 대하여 보다 상세히 설명한다. 신호 MCB가 클록화된 지연 소자(424 및 426), 인버터(428) 및 AND 게이트(430)를 포함하는 에지 검출기(425)에 인가된다. 상기 에지 검출기(425)의 출력 신호는 상기 신호 MCB의 포지티브-진행 천이와 동시에 일어나는 펄스 신호 HM이다. 상기 신호 HM는 모듈로-4 카운터(modulo-four counter, 432)의 리셋 입력 단자에 인가된다. 상기 카운터(432)의 클록 입력 단자는 주 클록 신호 MCK를 수신하도록 결합된다. 상기 카운터(432)의 출력 신호는 디코더(434)에 인가된다. 상기 카운터(432)에 의해 제공된 값이 제로인 경우 상기 디코더(434)는 논리 1출력 신호를 생성하고 그 밖의 경우에 논리 0출력 신호를 생성한다.

상기 디코더(434)의 출력 신호는 상기 신호 MCK의 매 4주기마다 한번 발생하는 펄스이고 상기 MCK의 한 주기와 거의 동일한 펄스폭을 갖는다. 상기 신호는 3개의 직렬로 연결된 지연 소자(436,438 및 440)에 인가된다. 각각의 상기 지연 소자는 상기 클록 신호 MCK의 한주기만큼 상기 지연 소자의 입력 포트에 연결된 신호를 지연한다. 상기 디코더(434)와 상기 지연 소자(436,438 및 440)의 출력 신호는 레지스터(418,416,414 및 412)의 각각의 로드 입력 단자에 인가된다.

디코더(434)에 의해 제공된 펄스 신호에 응답하여, 레지스터(434)는 레지스터(410)로부터 결합된 신호 YA 및 DM의 샘플값을 로드하도록 되어 있다. 신호 MCK의 그 다음 주기동안, 상기 펄스 신호는 지연 소자(436)의 출력 단자에 보급된다. 상기 신호에 응답하여, 레지스터(416)는 상기 레지스터(410)로부터 신호 YA 및 DM의 그 다음 후속 샘플을 로드하도록 되어 있다. 동일 방식으로, 레지스터(414 및 412)가 상기 결합된 신호 YA 및 DM의 그 다음 2개의 각각의 샘플을 로드하도록 되어 있다.

샘플값은 모듈로-4 카운터(422)의 제어 하에서 레지스터(412,414,416 및 418)로부터 판독된다. 상기 카운터(422)는 신호 HREF에 의해 리셋되고 신호 YCK에 의해 클록된다. 상기 카운터에 의해 제공된 출력값은 멀티플렉서(420)에 인가되어 레지스터(442)의 입력 포트에 레지스터(418,416,414 및 412)에 유지된 값을 차례로 게이트한다. 상기 레지스터(442)는 새로운 값을 로드하기 위해 상기 신호 YCK에 응답한다. 상기 레지스터(442)에 의해 제공된 출력 신호는 얼라인되어 압축된 휘도 신호 YA'이다. 비록 상기 신호가 주 비디오 신호의 각각의 필드에 각각의 수평 라인 간격동안 제공되었지만, 상기 압축된 영상이 디스플레이되는 69라인 간격의 부분 동안만 유효하다.

제5도는 클록 위상 시프터(142)와 클록 전송 회로(146)의 동작을 설명하는 타이밍도이다. 신호 MCK 및 MCB가 상기 클록 위상 시프터(142)에 인가된다. 신호 MCK와 MCB간의 스큐 에러는 시간 간격 T1으로 도시된다. 본 발명의 상기 실시예에서, 상기 시간 간격 T1이 0ns에서 70ns까지 변동하는 값을 가질 수도 있다.

상기 신호 MCK 및 MCB에 응답하여, 상기 클록 위상 시프터(142)는 상기 신호 MCB와 CRT(118)상에 합성 영상을 디스플레이하기 위해 위해 사용된 수평 라인 주사 신호에 얼라인되는 클록 신호 YCK를 발생한다. 상기 신호 YCK의 네거티브-진행 천이(510)는 상기 신호 MCB의 포지티브 진행 천이와 거의 일정한 시간 관계에 있다. 상기 두 천이 사이의 시간 간격은 하나의 버퍼 게이트(212)를 통한 전달 지연에 의해 라인에서 라인으로 변할 수도 있다. 상기 신호 YCK의 천이(508)는 상기 신호 MCB의 포지티브-진행 천이와 통상 얼라인되나, 위상 얼라인먼트 회로(142)의 게이팅 회로와 신호 위상 얼라인먼트 회로(210)의 억제 회로를 통한 전달 지연으로 인해, 상기 천이(508)가 상기 신호 MCB와 동일한 시간 관계로 라인에서 라인으로 발생하지 않을 수도 있다.

버퍼 게이트(214)는 위상 시프터(142)에 포함되어 상기 천이의 상기 불안정을 보상한다. 상기 클록 신호 YCK가 안정화될 때까지, 상기 게이트는 상기 신호 MCB가 지연 소자(216)에 전달되는 것을 방지한다. 상기 지연된 신호 MCB로부터 클록 위상 시프터(142)에 의해 발생되는 신호 HREF와 클록 신호 YCK는 또한 상기 신호 MCB와 거의 일정한 타이밍 관계를 갖는다. 상기 신호 MCB와 HREF의 포지티브 진행 천이간의 시간 간격 T2는 많아야 하나의 버퍼 게이트(212)를 통한 전달지연만큼 변한다. 본 발명의 상기 실시예에서, 상기 전달 지연은 대략 5ns이다.

신호 MCK, MCB, YCK, HREF 및 YA는 클록 전송 회로(146)에 인가된다. 상기 회로(146)의 출력 신호는 위상 얼라인 휘도 신호 YA'와 멀티플렉서(114)를 위한 위상 얼라인 제어 신호 DM'이다. 신호 HM은 상기 클록 전송 회로(146) 내부에서 발생된다. 상기 신호는 신호 YA의 샘플값을 레지스터(412,414,416 및 418)에 저장하기 시작한다. 상기 신호 HREF는 상기 레지스터로부터 샘플값을 검색하기 시작한다. 제5도에 도시된 바와 같이 상기 신호 HREF는 상기 신호 HM에 비해 신호 MCK의 한주기 이상만큼 지연된다. 상기 지연은 레지스터(412,414,416 및 418)에 기억된 샘플값이 카운터(422)의 제어 하에서 판독될시에 상기 샘플값이 유효하다는 것을 입증한다. 본 발명의 상기 실시예에서, 상기 신호 HREF와 HM간의 상기한 클록 주기 지연은 제4도에 도시된 클록 전송 회로의 지연 소자(436)에 의해 제공된다.

상기 신호 HREF 및 YCK는 합성 디스플레이를 생성하기 위해 사용된 수평 주사 신호와 얼라인되기 때문에, 영상 가장자리를 포함한 삽입 영상의 수직 라인은 상기 신호 HM 및 MCK가 사용되는 경우보다 훨씬 더 적은 스큐 에러로 디스플레이된다. 상기 신호 MCK와 동기하는 보조 신호의 샘플리에 관한 스큐 에러는 상기 영상에 수직 또는 거의 수직 라인으로만 나타난다. 이들 에러는 주로 시스템 클록 신호와 수평 주사 신호간의 순간 위상 차이에 의해 야기되는 압축된 영상의 가장자리에서의 스큐 에러보다 통상 현저하지 않다.

본 발명이 전형적인 실시예에 의해 기술되었지만, 전술한 바와 같이, 첨부된 청구범위의 정신 및 영역내에서 수정이 이루어질 수 있음을 주지한다. 예를 들어, 본 발명이 비디오 카세트 레코더(VCR)에 실행되면, 블랭킹 신호는 통상 이용할 수 없다. 이 경우 수평 및 수직 동기 신호 MVS 및 MHS로부터 유도된 신호가 신호 MCB 대신에 이용될 것이다. 또한 보조 입력 신호가 회로(128)를 제거하는 성분 형태일 수도 있다. 또한, 시스템이 멀티플렉서(114)에서 주 및 보조 기저대 휘도 및 색차 성분을 결합하도록 배열될 수도 있는데, 이 경우, 주 클럭 신호가 주 비디오 컬러 기준 버스트 신호와는 다른 소스, 즉, 보조 신호 또는 보조 수평 동기 신호 등의 컬러 기준 신호로부터 유도될 수도 있다. 2개의 영상을 나란히 디스플레이하는 시스템에서, 예시된 시스템의 서브샘플링 및 보간법이 제거될 수도 있으며, 샘플 포맷팅 요소가 메모리의 분리 부분에 기억된 성분 신호에 의해 제거될 수도 있다.

보조 영상이 디스플레이를 위해 압축되지 않고, 나란하게 디스플레이되는 경우 잘려질 수 있는 장치에서, 상기 보조 신호는 합성 형태로 메모리에 샘플화되고 기억될 수도 있음을 알아야 한다. 상기 신호는 메모리로부터 검색된 후에 그것이 휘도 성분의 리얼라인먼트와 보조 색차 부반송파와 주 비디오 색차 부반송파의 동기화를 위한 성분 형태로 분리될 수도 있다.

Claims

수평 라인 동기 신호 성분을 가지는 주 비디오 신호 소스와 보조 비디오 신호를 나타내는 샘플화된 데이터를 수용하는 메모리 수단을 포함하는 비디오 신호 처리 시스템에서, 상기 주 비디오 신호와 동기하여 샘플화된 데이터를 처리하는 장치에 있어서, 클록 신호를 제공하는 수단(140)과, 상기 메모리 수단(134)으로부터 상기 클록 신호와 동기하여 상기 샘플화된 데이터를 검색하는 수단(132)과, 상기 클록 신호의 위상을 시프트하여 상기 수평 라인 동기 신호와 거의 얼라인되는 위상 시프트 클록 신호를 발생하고, 상기 위상 시프트 클록 신호에 얼라인되어 상기 수평 라인 동기 신호의 지연된 버전을 나타내는 기준 신호 위상을 발생하는 수단(142)과, 상기 위상 시프트 클록 신호와 상기 기준 신호에 응답하여, 상기 위상 시프트 클록 신호와 동기하여 상기 메모리 수단으로부터 검색된 상기 샘플화된 데이터를 제공하는 클록 전송 수단(146)을 포함하는 샘플화된 데이터 처리 장치.
제1항에 있어서, 상기 주 비디오 신호는 컬러 기준 버스트 신호 성분을 포함하고, 상기 클록 신호를 제공하는 수단은 상기 클록 신호를 상기 컬러 기준 버스트 신호와 동위상으로 로킹수단을 포함하는 것을 특징으로 하는 샘플화된 데이터 처리 장치.
제1항에 있어서, 클록 위상 시프팅 수단은 상기 클록 신호에 응답하여, 상기 클록 신호와 각각 상이한 위상 관계를 가지는 다수의 클록 위상 신호를 발생하는 수단과, 상기 수평 라인 동기 신호를 수신하도록 결합되어, 상기 다수의 위상 신호중 하나의 위상 신호를 상기 위상 얼라인 클록 신호로 선택하는 신호 위상 얼라인먼트 수단을 포함하고, 상기 선택된 위상 신호를 상기 수평 라인 동기 신호의 소정의 천이와 거의 동시에 발생하는 천이를 가지는 것을 특징으로 하는 샘플화된 데이터 처리 장치.
제3항에 있어서, 클록 위상 시프팅 수단은 상기 클록 신호의 한 주기보다 더 적은 시간만큼 상기 수평 라인 동기 신호를 지연하는 수단과, 상기 위상 얼라인 클록 신호와 상기 지연된 수평 라인 동기 신호에 응답하여, 상기 수평 라인 동기 신호의 소정의 천이에 대해 소정의 시간과 거의 동일한 시간만큼 지연되는 기준 신호를 발생하는 수단을 더 포함하는 것을 특징으로 하는 샘플화된 데이터 처리 장치.
제3항에 있어서, 상기 클록 신호는 제1 및 제2상태 사이를 교호하고, 신호 위상 얼라인먼트 수단은 상기 수평 라인 동기 신호의 소정의 천이에 응답하여, 상기 복수의 클록 위상 신호의 순간 상태를 각각 나타내는 샘플값을 기억하는 수단과, 상기 제1상태를 각각 나타내는 샘플값을 기억하는 수단과, 상기 제1상태를 가지는 상기 기억된 샘플값과 상기 제2상태를 가지는 그 다음의 기억된 샘플값 중 한 샘플값에 응답하여, 상기 그 다음의 샘플값에 대응하는 클록 위상 신호를 상기 위상 얼라인 클록 신호로 선택하는 수단을 포함하는 것을 특징으로 하는 샘플화된 데이터 처리 장치.
제5항에 있어서, 상기 신호 위상 얼라인먼트 회로는 상기 기억된 모든 샘플값이 상기 제1상태를 가지는 경우 상기 클록 위상 신호 중 제1의 소정의 위상 신호를 상기 위상얼라인 클록 신호로 선택하고, 상기 기억된 모든 샘플값이 상기 제2상태를 가지는 경우 상기 클록 위상 신호중 제2의 소정의 클록 위상 신호를 상기 위상 얼라인 클록 신호로 선택하는 수단을 포함하는 것을 특징으로 하는 샘플화된 데이터 처리 장치.
제1항에 있어서, 상기 시프팅 수단은 상기 클록 신호로부터, 상기 클록 신호와 각각 상이한 위상 관계를 가지는 다수의 위상 신호를 발생하는 수단과, 상기 동기 신호의 소정의 천이와 동시에 발생하는 상기 다수의 위상 신호의 순간값을 각기 나타내는 다수의 샘플값을 기억하는 수단과, 상기 동기 신호의 소정의 천이와 대략 동시에 발생하는 대응 위상 신호의 천이를 나타내는 기억된 샘플값에 따라서 상기 위상 신호중 하나를 상기 얼라인 클록 신호로 선택하는 수단과, 상기 기억된 샘플값이 상기 동기 신호의 소정의 천이와 동시에 발생하는 임의의 위상 얼라인 신호의 아무런 천이도 나타내지 않는 경우, 상기 위상 신호 중 소정의 한 위상 신호를 상기 얼라인 클록 신호로 선택하는 수단을 포함하는 것을 특징으로 하는 샘플화된 데이터 처리 장치.
제1항에 있어서, 상기 주 비디오 신호는 기준 버스트 신호 성분을 포함하고 상기 보조 비디오 신호는 수평 라인 동기 성분과 휘도 성분을 포함하며, 상기 클록 제공 수단(140)은 상기 주 비디오 신호의 상기 기준 버스트 신호 성분과 동기된 클록 신호를 발생하고, 상기 보조 비디오 신호와 상기 클록 신호에 응답하여, 상기 클록 신호와 동기하는 상기 보조 비디오 신호의 샘플을 제공하는 수단(124,126)과, 샘플을 제공하는 상기 수단에 결합되어, 상기 클록 신호와 동기하여 상기 보조 비디오 신호와 상기 샘플을 기록하기 위한 수단을 포함하는 메모리 수단(134)을 포함하고, 상기 시프팅 수단(142)은 상기 클록 신호 및 상기 주 비디오 신호의 수평 동기 신호 성분에 응답하여, 상기 수평 동기 신호 성분의 천이와 소정의 관계에 있는 천이를 가지는 위상 시프트 클록 신호를 발생하고, 상기 전송 수단(146)은 상기 메모리 수단에 결합되고, 상기 위상 시프트 클록 신호와 동기하여 상기 메모리 수단으로부터 판독된 상기 보조 비디오 신호 샘플의 휘도 성분을 제공하는 것을 특징으로 하는 샘플화된 데이터 처리 장치.
제8항에 있어서, 상기 보조 비디오 신호 성분은 기준 버스트 신호 성분과 색차 신호 성분을 더 포함하고, 상기 장치는 상기 보조 비디오 신호의 샘플을 제공하는 상기 수단에 결합되어, 상기 휘도 신호 성분과 상기 색차 신호 성분을 분리하고, 상기 색차 신호 성분을 복조하는 수단과, 상기 분리된 휘도 및 복조된 색차 신호 성분을 메모리 수단을 포함한 상기 수단에 결합시키는 수단을 포함하는 것을 특징으로 하는 샘플화된 데이터 처리 장치.
제9항에 있어서, 상기 메모리 수단 및 상기 전송 수단에 결합되어, 상기 메모리 수단으로부터 판독된 색차 신호 성분을 상기 전송 수단에 의해 제공된 휘도 신호 성분과 결합시키는 수단을 포함하는 것을 특징으로 하는 샘플화된 데이터 처리 장치.
제10항에 있어서, 상기 메모리 수단으로부터 판독된 색차 신호 성분을 상기 전송 수단에 의해 제공된 휘도 신호와 결합시키는 상기 수단은 상기 주 비디오 신호의 상기 기준 버스트 신호 성분과 동기하는 상기 복조된 색차 신호 성분을 변조하는 수단을 포함하는 것을 특징으로 하는 샘플화된 데이터 처리 장치.
제9항에 있어서, 상기 휘도 신호 성분 및 상기 색차 신호 성분을 분리하는 상기 수단은 서브샘플화된 휘도 신호 성분 및 서브샘플화된 복조된 색차 신호 성분을 제공하는 수단을 더 포함하는 것을 특징으로 하는 샘플화된 데이터 처리 장치.
제8항에 있어서, 위상 시프트 클록 신호를 발생하는 상기 수단은 상기 클록 신호에 응답하여 상기 클록 신호의 다수의 각기 지연된 표시를 발생하기 위해 수단과, 상기 주 비디오 신호의 상기 수평 동기 신호 성분에 응답하여, 상기 수평 동기 신호 성분의 천이와 소정의 관계의 천이를 가지는 상기 클록 신호의 상기 다수의 지연된 표시 중 한 표시를 선택하는 신호 위상 얼라인 수단을 포함하는 것을 특징으로 하는 샘플화된 데이터 처리 장치.
제8항에 있어서, 상기 주 비디오 신호의 일부를 상기 전송 수단에 의해 제공된 상기 보조 비디오 신호의 상기 휘도 성분으로 대체하는 수단을 포함하는 것을 특징으로 하는 샘플화된 데이터 처리 장치.