JP3459339B2 - Ｐｐｍ方式を採用する変調回路、復調回路及び変復調回路システム - Google Patents
Ｐｐｍ方式を採用する変調回路、復調回路及び変復調回路システムInfo
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- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
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Description
【０００１】
【発明の属する技術分野】本発明は、ＰＰＭ方式を採用
する変調回路及び復調回路に関する。
する変調回路及び復調回路に関する。
【０００２】
【従来の技術】従来より、ＰＰＭ（pulse position mod
ulation）方式と呼ばれる変調方式が知られている。こ
の変調方式は、入力されるデータを所定ビット数を単位
として区切り、区切られたデータの各々を、予め定める
変換規則に基づいて、シンボル時間と呼ばれる単位時間
内に設ける搬送パルスの位置で表されるＰＰＭ信号に変
換するものである。搬送パルスは、上記シンボル時間内
において、当該シンボル時間をＮ分割した場合に得られ
るＮ個のチップの内の何れか１つの位置に設けられる。
なお、シンボル時間をＮ個のチップに分割して行う変調
方式をＮ値ＰＰＭ方式という。例えば、ＩｒＤＡ１．
１、４Ｍｂｐｓ方式では、４値ＰＰＭ方式が採用されて
いる。
ulation）方式と呼ばれる変調方式が知られている。こ
の変調方式は、入力されるデータを所定ビット数を単位
として区切り、区切られたデータの各々を、予め定める
変換規則に基づいて、シンボル時間と呼ばれる単位時間
内に設ける搬送パルスの位置で表されるＰＰＭ信号に変
換するものである。搬送パルスは、上記シンボル時間内
において、当該シンボル時間をＮ分割した場合に得られ
るＮ個のチップの内の何れか１つの位置に設けられる。
なお、シンボル時間をＮ個のチップに分割して行う変調
方式をＮ値ＰＰＭ方式という。例えば、ＩｒＤＡ１．
１、４Ｍｂｐｓ方式では、４値ＰＰＭ方式が採用されて
いる。
【０００３】図１は、あるデータ信号を４値ＰＰＭ方式
により変調して得られるＰＰＭ信号を示す図である。４
値ＰＰＭ方式による変調処理では、送信されてくるデー
タ信号を２ビット単位で区切り、各２ビットのデータ信
号を、その値に応じて特定される位置のチップのパルス
を立てたＰＰＭ信号に変換する。説明の便宜上、１シン
ボル時間内におけるチップの位置を前から１、２、３、
４と表す。予め定める変換規則に従い、２ビットのデー
タ信号”００”は、チップ１のパルスを立てた変調信
号”１０００”に変換される。２ビットのデータ信号”
１０”は、チップ２のパルスを立てた変調信号”０１０
０”に変換される。２ビットのデータ信号”０１”は、
チップ３のパルスを立てた変調信号”００１０”に変換
される。２ビットのデータ信号”００”は、チップ４の
パルスを立てた変調信号”０００１”に変換される。
により変調して得られるＰＰＭ信号を示す図である。４
値ＰＰＭ方式による変調処理では、送信されてくるデー
タ信号を２ビット単位で区切り、各２ビットのデータ信
号を、その値に応じて特定される位置のチップのパルス
を立てたＰＰＭ信号に変換する。説明の便宜上、１シン
ボル時間内におけるチップの位置を前から１、２、３、
４と表す。予め定める変換規則に従い、２ビットのデー
タ信号”００”は、チップ１のパルスを立てた変調信
号”１０００”に変換される。２ビットのデータ信号”
１０”は、チップ２のパルスを立てた変調信号”０１０
０”に変換される。２ビットのデータ信号”０１”は、
チップ３のパルスを立てた変調信号”００１０”に変換
される。２ビットのデータ信号”００”は、チップ４の
パルスを立てた変調信号”０００１”に変換される。
【０００４】前記のＰＰＭ方式により変調された信号の
復調は、伝送レートの数倍の周波数のクロック信号を用
いて搬送パルスの位置、即ちパルスの立っているチップ
の位置を検出し、検出したチップの位置から、変調時に
用いた変換規則に基づいて元のデータを特定することで
行う。
復調は、伝送レートの数倍の周波数のクロック信号を用
いて搬送パルスの位置、即ちパルスの立っているチップ
の位置を検出し、検出したチップの位置から、変調時に
用いた変換規則に基づいて元のデータを特定することで
行う。
【０００５】図２は、４Ｍｂｐｓの伝送レートを採用す
る復調回路であって、４値ＰＰＭ方式で作成された変調
信号から元のデータ信号を復調する回路の従来例を示
す。本回路は、フリップフロップ１、シフトレジスタ
２、レジスタ３、デコーダ４、カウンタ５、インバータ
６、及びＯＲゲート７より構成される。
る復調回路であって、４値ＰＰＭ方式で作成された変調
信号から元のデータ信号を復調する回路の従来例を示
す。本回路は、フリップフロップ１、シフトレジスタ
２、レジスタ３、デコーダ４、カウンタ５、インバータ
６、及びＯＲゲート７より構成される。
【０００６】フリップフロップ１には、ＰＰＭ信号と完
全に同期した８ＭＨｚのクロック信号を入力する。本回
路では、８ＭＨｚのクロック信号の立ち下がりエッジに
より信号レベルを判定し、４ビット毎のデータとしてデ
コーダ４により元のデータを取り出す。フリップフロッ
プ１に入力されたデータは、クロック信号の立ち下がり
タイミングに同期して次段のシフトレジスタ２に出力さ
れる（図３のタイムチャートを参照）。
全に同期した８ＭＨｚのクロック信号を入力する。本回
路では、８ＭＨｚのクロック信号の立ち下がりエッジに
より信号レベルを判定し、４ビット毎のデータとしてデ
コーダ４により元のデータを取り出す。フリップフロッ
プ１に入力されたデータは、クロック信号の立ち下がり
タイミングに同期して次段のシフトレジスタ２に出力さ
れる（図３のタイムチャートを参照）。
【０００７】シフトレジスタ２は、データのシリアル−
パラレル変換を行い、クロック信号の入力に応じて各出
力端子Ｑ１，Ｑ２，Ｑ３，Ｑ４からデータをパラレルに
出力する。シフトレジスタ２より出力される４ビットの
パラレル信号（Ｑ１，Ｑ２，Ｑ３，Ｑ４）は、クロック
信号に同期してレジスタ３のデータ入力端子Ｄ０，Ｄ
１，Ｄ２，Ｄ３に入力される。
パラレル変換を行い、クロック信号の入力に応じて各出
力端子Ｑ１，Ｑ２，Ｑ３，Ｑ４からデータをパラレルに
出力する。シフトレジスタ２より出力される４ビットの
パラレル信号（Ｑ１，Ｑ２，Ｑ３，Ｑ４）は、クロック
信号に同期してレジスタ３のデータ入力端子Ｄ０，Ｄ
１，Ｄ２，Ｄ３に入力される。
【０００８】カウンタ５は２ビットカウンタであり、ク
ロック信号の立ち下がりに同期してカウントアップを行
う。カウンタ５の出力端子Ｑ０，Ｑ１より出力される信
号は、３入力ＯＲゲート７の２つの入力端子に入力され
る。３入力ＯＲゲート７の残りの１つの入力端子には、
インバータ６により反転されたクロック信号が入力され
る。これらの信号の入力に対して、ＯＲゲート７は、ク
ロック信号の１サイクル目の立ち上がりタイミングに同
期して”Ｌ”のクロックパルスをレジスタ３に入力す
る。
ロック信号の立ち下がりに同期してカウントアップを行
う。カウンタ５の出力端子Ｑ０，Ｑ１より出力される信
号は、３入力ＯＲゲート７の２つの入力端子に入力され
る。３入力ＯＲゲート７の残りの１つの入力端子には、
インバータ６により反転されたクロック信号が入力され
る。これらの信号の入力に対して、ＯＲゲート７は、ク
ロック信号の１サイクル目の立ち上がりタイミングに同
期して”Ｌ”のクロックパルスをレジスタ３に入力す
る。
【０００９】レジスタ３は、ＯＲゲート７から出力され
る”Ｈ”のクロックパルスの入力時に、シフトレジスタ
２より出力される４ビットのパラレル信号（Ｑ１，Ｑ
２，Ｑ３，Ｑ４）をデコーダ４に出力する。
る”Ｈ”のクロックパルスの入力時に、シフトレジスタ
２より出力される４ビットのパラレル信号（Ｑ１，Ｑ
２，Ｑ３，Ｑ４）をデコーダ４に出力する。
【００１０】デコーダ４は、入力端子Ｉ０，Ｉ１，Ｉ
２，Ｉ３に入力された４ビットのデータ信号を、予め定
めた変換規則に基づいて、変調前の２ビットのデータ信
号に復調し、これを出力する。このデコーダ４により、
変調信号”１０００”は、２ビットのデータ信号”０
０”に復調される。変調信号”０１００”は、２ビット
のデータ信号”１０”に復調される。変調信号”００１
０”は、２ビットのデータ信号”０１”に復調される。
変調信号”０００１”は、２ビットのデータ信号”１
１”に復調される。
２，Ｉ３に入力された４ビットのデータ信号を、予め定
めた変換規則に基づいて、変調前の２ビットのデータ信
号に復調し、これを出力する。このデコーダ４により、
変調信号”１０００”は、２ビットのデータ信号”０
０”に復調される。変調信号”０１００”は、２ビット
のデータ信号”１０”に復調される。変調信号”００１
０”は、２ビットのデータ信号”０１”に復調される。
変調信号”０００１”は、２ビットのデータ信号”１
１”に復調される。
【００１１】
【発明が解決しようとする課題】例えば、ＩｒＤＡ１．
１、４Ｍｂｐｓ方式では、１つのチップ（パルス）の幅
は、１２５ｎｓとなる。この場合において、搬送パルス
の位置を判定するには、８ＭＨｚ以上のクロック信号が
必要となる。復調処理の実行中、このクロック信号は、
フリップフロップ１、シフトレジスタ２、及び、カウン
タ５等に常時入力されるため、復調回路における消費電
流が大きくなるといった問題ある。
１、４Ｍｂｐｓ方式では、１つのチップ（パルス）の幅
は、１２５ｎｓとなる。この場合において、搬送パルス
の位置を判定するには、８ＭＨｚ以上のクロック信号が
必要となる。復調処理の実行中、このクロック信号は、
フリップフロップ１、シフトレジスタ２、及び、カウン
タ５等に常時入力されるため、復調回路における消費電
流が大きくなるといった問題ある。
【００１２】そこで本発明は、消費電流の低減を図った
ＰＰＭ方式を採用する復調回路及び変復調回路システム
を提供することを目的とする。
ＰＰＭ方式を採用する復調回路及び変復調回路システム
を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の変調回路は、入
力されるデータ信号をＰＰＭ方式によりＰＰＭ信号に変
調する変調回路において、入力されるデータ信号を、処
理単位のビット数のデータに分割し、分割したデータの
各々の出現頻度に応じて、各分割したデータからＰＰＭ
信号への変換規則を設定する設定手段と、設定手段によ
り設定された変換規則を用いて、上記所定量のデータ信
号に対してＰＰＭ方式による変調を行う変調手段と、上
記変換規則のデータ及び変調後のＰＰＭ信号を出力する
出力部とを備えることを特徴とする。なお、設定手段
は、出現頻度の高いデータから順に、シンボル時間内に
設ける搬送パルスが時間的に早い位置にあるＰＰＭ信号
へと変換する規則を設定することが好ましい。
力されるデータ信号をＰＰＭ方式によりＰＰＭ信号に変
調する変調回路において、入力されるデータ信号を、処
理単位のビット数のデータに分割し、分割したデータの
各々の出現頻度に応じて、各分割したデータからＰＰＭ
信号への変換規則を設定する設定手段と、設定手段によ
り設定された変換規則を用いて、上記所定量のデータ信
号に対してＰＰＭ方式による変調を行う変調手段と、上
記変換規則のデータ及び変調後のＰＰＭ信号を出力する
出力部とを備えることを特徴とする。なお、設定手段
は、出現頻度の高いデータから順に、シンボル時間内に
設ける搬送パルスが時間的に早い位置にあるＰＰＭ信号
へと変換する規則を設定することが好ましい。
【００１４】本発明の復調回路は、ＰＰＭ信号のシンボ
ル時間内に設ける所定の搬送パルスを検出する検出回路
と、検出回路により所定の搬送パルスを検出した後、次
のシンボル時間が始まるまでの間、当該検出回路へのク
ロック信号の供給を停止させる制御手段と、ＰＰＭ信号
と共に送られてくる変換規則のデータに基づいて、ＰＰ
Ｍ信号を元のデータ信号に復調する復調手段とを備える
ことを特徴とする。
ル時間内に設ける所定の搬送パルスを検出する検出回路
と、検出回路により所定の搬送パルスを検出した後、次
のシンボル時間が始まるまでの間、当該検出回路へのク
ロック信号の供給を停止させる制御手段と、ＰＰＭ信号
と共に送られてくる変換規則のデータに基づいて、ＰＰ
Ｍ信号を元のデータ信号に復調する復調手段とを備える
ことを特徴とする。
【００１５】本発明の変復調回路システムは、入力され
るデータ信号をＰＰＭ方式によりＰＰＭ信号に変調する
変調回路であって、入力されるデータ信号を、処理単位
のビット数のデータに分割し、分割したデータの各々の
出現頻度に応じて、各分割したデータからＰＰＭ信号へ
の変換規則を設定する設定手段と、設定手段により設定
された変換規則を用いて、上記所定量のデータ信号に対
してＰＰＭ方式による変調を行う変調手段と、上記変換
規則のデータ及び変調後のＰＰＭ信号を出力する出力部
とを含む変調回路と、ＰＰＭ信号のシンボル時間内に設
ける所定の搬送パルスを検出する検出回路と、検出回路
により所定の搬送パルスを検出した後、次のシンボル時
間が始まるまでの間、当該検出回路へのクロック信号の
供給を停止させる制御手段と、上記変調回路の出力部よ
りＰＰＭ信号と共に送られてくる変換規則のデータに基
づいて、ＰＰＭ信号を元のデータ信号に復調する復調手
段とを含む復調回路とで構成されることを特徴とする。
なお、上記第１の変復調回路システムにおいて、上記変
調回路に備える設定手段は、出現頻度の高いデータから
順に、シンボル時間内に設ける搬送パルスが時間的に早
い位置にあるＰＰＭ信号へと変換する規則を設定するこ
とが好ましい。
るデータ信号をＰＰＭ方式によりＰＰＭ信号に変調する
変調回路であって、入力されるデータ信号を、処理単位
のビット数のデータに分割し、分割したデータの各々の
出現頻度に応じて、各分割したデータからＰＰＭ信号へ
の変換規則を設定する設定手段と、設定手段により設定
された変換規則を用いて、上記所定量のデータ信号に対
してＰＰＭ方式による変調を行う変調手段と、上記変換
規則のデータ及び変調後のＰＰＭ信号を出力する出力部
とを含む変調回路と、ＰＰＭ信号のシンボル時間内に設
ける所定の搬送パルスを検出する検出回路と、検出回路
により所定の搬送パルスを検出した後、次のシンボル時
間が始まるまでの間、当該検出回路へのクロック信号の
供給を停止させる制御手段と、上記変調回路の出力部よ
りＰＰＭ信号と共に送られてくる変換規則のデータに基
づいて、ＰＰＭ信号を元のデータ信号に復調する復調手
段とを含む復調回路とで構成されることを特徴とする。
なお、上記第１の変復調回路システムにおいて、上記変
調回路に備える設定手段は、出現頻度の高いデータから
順に、シンボル時間内に設ける搬送パルスが時間的に早
い位置にあるＰＰＭ信号へと変換する規則を設定するこ
とが好ましい。
【００１６】
【００１７】
【発明の実施の形態】本発明の復調回路、及び、変復調
回路システムを構成する復調回路では、ＰＰＭ方式によ
り変調されたデータを復調する際、搬送パルスの位置、
即ちシンボル時間内においてレベルが”Ｈ”のチップの
位置を検出した後、次のシンボル時間が始まるまでの
間、変調信号レベルを判定するために用いるフリップフ
ロップ等の内部回路へのクロック信号の入力を停止する
ことを特徴とする。これにより、不必要な電力の消費を
抑える。また、本発明の変復調回路システムを構成する
変調回路では、入力されるデータからＰＰＭ信号への変
換規則を可変とし、この変換規則を搬送パルスが時間的
にみて早い位置にあるＰＰＭ信号が多くなるように設定
する。これにより本変復調回路システムを構成する復調
回路におけるクロック信号の停止時間を最大限長く設定
し、不必要な電力の消費を効果的に抑える。以下、上記
特徴を具備する復調回路及び変復調回路システムの実施
の形態について、添付の図面を用いて説明する。上記実
施の形態についての説明の後、ＩｒＤＡ１．１，４Ｍｂ
ｐｓ方式を採用する赤外線データ通信システムに本発明
の復調回路又は変復調回路システムを適用する場合につ
いて説明する。
回路システムを構成する復調回路では、ＰＰＭ方式によ
り変調されたデータを復調する際、搬送パルスの位置、
即ちシンボル時間内においてレベルが”Ｈ”のチップの
位置を検出した後、次のシンボル時間が始まるまでの
間、変調信号レベルを判定するために用いるフリップフ
ロップ等の内部回路へのクロック信号の入力を停止する
ことを特徴とする。これにより、不必要な電力の消費を
抑える。また、本発明の変復調回路システムを構成する
変調回路では、入力されるデータからＰＰＭ信号への変
換規則を可変とし、この変換規則を搬送パルスが時間的
にみて早い位置にあるＰＰＭ信号が多くなるように設定
する。これにより本変復調回路システムを構成する復調
回路におけるクロック信号の停止時間を最大限長く設定
し、不必要な電力の消費を効果的に抑える。以下、上記
特徴を具備する復調回路及び変復調回路システムの実施
の形態について、添付の図面を用いて説明する。上記実
施の形態についての説明の後、ＩｒＤＡ１．１，４Ｍｂ
ｐｓ方式を採用する赤外線データ通信システムに本発明
の復調回路又は変復調回路システムを適用する場合につ
いて説明する。
【００１８】（１）第１実施形態１
以下、本発明の第１実施形態であるＰＰＭ方式を採用し
た復調回路について説明する。図１は、あるデータ信号
を４値ＰＰＭ方式により変調して得られるＰＰＭ信号を
示す図である。４値ＰＰＭ方式による変調処理では、送
信されてくるデータ信号を２ビット単位で区切り、各２
ビットのデータ信号を、その値に応じて特定される位置
のチップのパルスを立てた信号に変換する。説明の便宜
上、１シンボル時間内におけるチップの位置を前から
１、２、３、４と表す。予め定めた変換規則に従い、２
ビットのデータ信号”００”は、チップ１のパルスを立
てた変調信号”１０００”に変換される。２ビットのデ
ータ信号”１０”は、チップ２のパルスを立てた変調信
号”０１００”に変換される。２ビットのデータ信号”
０１”は、チップ３のパルスを立てた変調信号”００１
０”に変換される。２ビットのデータ信号”００”は、
チップ４のパルスを立てた変調信号”０００１”に変換
される。
た復調回路について説明する。図１は、あるデータ信号
を４値ＰＰＭ方式により変調して得られるＰＰＭ信号を
示す図である。４値ＰＰＭ方式による変調処理では、送
信されてくるデータ信号を２ビット単位で区切り、各２
ビットのデータ信号を、その値に応じて特定される位置
のチップのパルスを立てた信号に変換する。説明の便宜
上、１シンボル時間内におけるチップの位置を前から
１、２、３、４と表す。予め定めた変換規則に従い、２
ビットのデータ信号”００”は、チップ１のパルスを立
てた変調信号”１０００”に変換される。２ビットのデ
ータ信号”１０”は、チップ２のパルスを立てた変調信
号”０１００”に変換される。２ビットのデータ信号”
０１”は、チップ３のパルスを立てた変調信号”００１
０”に変換される。２ビットのデータ信号”００”は、
チップ４のパルスを立てた変調信号”０００１”に変換
される。
【００１９】図４は、伝送レートが４Ｍｂｐｓの復調回
路であって、４値ＰＰＭ方式により変調された変調信号
を元のデータに復調する回路の構成を示す。本回路は、
ＰＰＭ信号を復調する際、シンボル時間内に設ける搬送
パルス、即ちパルスの立っているチップの位置を検出し
た後、内部回路へのクロック信号の供給を停止すること
を特徴とする。
路であって、４値ＰＰＭ方式により変調された変調信号
を元のデータに復調する回路の構成を示す。本回路は、
ＰＰＭ信号を復調する際、シンボル時間内に設ける搬送
パルス、即ちパルスの立っているチップの位置を検出し
た後、内部回路へのクロック信号の供給を停止すること
を特徴とする。
【００２０】既に述べたように、４値ＰＰＭ方式により
変調された信号は、１つのシンボル時間を構成する４つ
のチップの内の１つだけが”Ｈ”にセットされる。この
搬送パルスの位置は、伝送レートの２倍以上の周波数の
クロック信号を用いて検出する。通常は４倍以上の周波
数のクロック信号を用いるが、本回路では、変調信号レ
ベルの判定用のクロック信号として、伝送レートの２倍
の周波数の８ＭＨｚのクロック信号を用いる。なお、チ
ップ４位置信号は、各ＰＭＭ信号におけるチップ４の位
置で”Ｌ”となる信号である。
変調された信号は、１つのシンボル時間を構成する４つ
のチップの内の１つだけが”Ｈ”にセットされる。この
搬送パルスの位置は、伝送レートの２倍以上の周波数の
クロック信号を用いて検出する。通常は４倍以上の周波
数のクロック信号を用いるが、本回路では、変調信号レ
ベルの判定用のクロック信号として、伝送レートの２倍
の周波数の８ＭＨｚのクロック信号を用いる。なお、チ
ップ４位置信号は、各ＰＭＭ信号におけるチップ４の位
置で”Ｌ”となる信号である。
【００２１】本回路は、フリップフロップ１０、カウン
タ１１、デコーダ１２、レジスタ１３、及び、３入力Ａ
ＮＤゲート１４より構成される。フリップフロップ１０
のデータ入力端子Ｄには、ＰＰＭ信号が入力される。一
方クロック端子ＣＫには、３入力ＡＮＤゲート１４から
出力された信号が反転された状態で入力される。
タ１１、デコーダ１２、レジスタ１３、及び、３入力Ａ
ＮＤゲート１４より構成される。フリップフロップ１０
のデータ入力端子Ｄには、ＰＰＭ信号が入力される。一
方クロック端子ＣＫには、３入力ＡＮＤゲート１４から
出力された信号が反転された状態で入力される。
【００２２】まず、チップ１〜３の期間において、デー
タ入力端子Ｄに入力される信号のレベルが”Ｌ”の場合
について説明する。この場合において、３入力ＡＮＤゲ
ート１４には、”Ｈ”のチップ４位置信号、周波数８Ｍ
Ｈｚのクロック信号、及び、フリップフロップ１０の出
力端子／Ｑから出力される”Ｈ”の信号が入力される。
これらの信号入力に対して、ＡＮＤゲート１４は、フリ
ップフロップ１０のクロック信号入力端子ＣＫに対して
周波数８ＭＨｚのクロック信号を出力する。
タ入力端子Ｄに入力される信号のレベルが”Ｌ”の場合
について説明する。この場合において、３入力ＡＮＤゲ
ート１４には、”Ｈ”のチップ４位置信号、周波数８Ｍ
Ｈｚのクロック信号、及び、フリップフロップ１０の出
力端子／Ｑから出力される”Ｈ”の信号が入力される。
これらの信号入力に対して、ＡＮＤゲート１４は、フリ
ップフロップ１０のクロック信号入力端子ＣＫに対して
周波数８ＭＨｚのクロック信号を出力する。
【００２３】次に、チップ１〜３の何れかの期間におい
て、信号レベルが”Ｈ”のパルス、即ち搬送パルスが入
力された場合について説明する。この場合、３入力ＡＮ
Ｄゲート１４には、”Ｈ”のチップ４位置信号、周波数
８ＭＨｚのクロック信号、及び、フリップフロップ１０
の出力端子／Ｑより出力される”Ｌ”の信号が入力され
る。これによりＡＮＤゲート１４の出力は、クロック信
号の値によらず常に１となる。従って、搬送パルスが入
力された場合には、フリップフロップ１０のクロック端
子ＣＫへのクロック信号の供給は停止することになる。
て、信号レベルが”Ｈ”のパルス、即ち搬送パルスが入
力された場合について説明する。この場合、３入力ＡＮ
Ｄゲート１４には、”Ｈ”のチップ４位置信号、周波数
８ＭＨｚのクロック信号、及び、フリップフロップ１０
の出力端子／Ｑより出力される”Ｌ”の信号が入力され
る。これによりＡＮＤゲート１４の出力は、クロック信
号の値によらず常に１となる。従って、搬送パルスが入
力された場合には、フリップフロップ１０のクロック端
子ＣＫへのクロック信号の供給は停止することになる。
【００２４】以上に説明したように、チップ１〜３の何
れかの期間において、”Ｈ”の搬送パルスが入力され、
これが検出された場合には、次のシンボル時間までの
間、フリップフロップ１０へのクロック信号の入力を停
止する。これにより、不必要な電流の消費を抑制する。
この節電効果は、判定用のクロック信号の周波数を８Ｍ
Ｈｚから１６ＭＨｚ、３２ＭＨｚと高くすればするほど
向上する。なお、チップ４の位置に搬送パルスがある場
合については、後にタイムチャートを参照しつつ説明す
る。
れかの期間において、”Ｈ”の搬送パルスが入力され、
これが検出された場合には、次のシンボル時間までの
間、フリップフロップ１０へのクロック信号の入力を停
止する。これにより、不必要な電流の消費を抑制する。
この節電効果は、判定用のクロック信号の周波数を８Ｍ
Ｈｚから１６ＭＨｚ、３２ＭＨｚと高くすればするほど
向上する。なお、チップ４の位置に搬送パルスがある場
合については、後にタイムチャートを参照しつつ説明す
る。
【００２５】図５は、図４に示した復調回路における各
入出力端子での信号の状態を示すタイムチャートであ
る。以下、本タイムチャートを参照しつつ、４値ＰＰＭ
方式で変調された信号を復調する際の信号の推移につい
て説明する。チップ１に搬送パルスを有するＰＰＭ信号
を復調する場合、クロック信号の立ち下がりに伴いフリ
ップフロップ１０の出力端子Ｑの出力が”Ｈ”に立ち上
がる（タイミングｔ１）。既に説明したように、この出
力端子Ｑの値が”Ｈ”に立ち上がることで、フリップフ
ロップ１０及びカウンタ１１へのクロック信号の供給が
停止する（タイミングｔ２）。この後、チップ４位置信
号の”Ｌ”への立ち下がりに伴いフリップフロップ１
０、カウンタ１１のリセットが行われる（タイミングｔ
３）。この時にデコーダ１２に入力される値は、（Ｉ
０，Ｉ１，Ｉ２）＝（１，０，１）である。デコーダ１
２は、予め定める変換規則に基づいて復調したデータを
出力する。
入出力端子での信号の状態を示すタイムチャートであ
る。以下、本タイムチャートを参照しつつ、４値ＰＰＭ
方式で変調された信号を復調する際の信号の推移につい
て説明する。チップ１に搬送パルスを有するＰＰＭ信号
を復調する場合、クロック信号の立ち下がりに伴いフリ
ップフロップ１０の出力端子Ｑの出力が”Ｈ”に立ち上
がる（タイミングｔ１）。既に説明したように、この出
力端子Ｑの値が”Ｈ”に立ち上がることで、フリップフ
ロップ１０及びカウンタ１１へのクロック信号の供給が
停止する（タイミングｔ２）。この後、チップ４位置信
号の”Ｌ”への立ち下がりに伴いフリップフロップ１
０、カウンタ１１のリセットが行われる（タイミングｔ
３）。この時にデコーダ１２に入力される値は、（Ｉ
０，Ｉ１，Ｉ２）＝（１，０，１）である。デコーダ１
２は、予め定める変換規則に基づいて復調したデータを
出力する。
【００２６】チップ２に搬送パルスを有するＰＰＭ信号
を復調する場合、クロック信号の２サイクル目の立ち下
がりに伴いフリップフロップ１０の出力端子Ｑの出力
が”Ｈ”に立ち上がる（タイミングｔ４）。既に説明し
たように、この出力端子Ｑの値が”Ｈ”に立ち上がるこ
とで、フリップフロップ１０及びカウンタ１１へのクロ
ック信号の供給が停止する（タイミングｔ５）。この
後、チップ４位置信号の”Ｌ”への立ち下がりに伴いフ
リップフロップ１０、カウンタ１１のリセットが行われ
る（タイミングｔ６）。この時にデコーダ１２に入力さ
れる値は、（Ｉ０，Ｉ１，Ｉ２）＝（０，１，１）であ
る。デコーダ１２は、予め定める変換規則に基づいて復
調したデータを出力する。
を復調する場合、クロック信号の２サイクル目の立ち下
がりに伴いフリップフロップ１０の出力端子Ｑの出力
が”Ｈ”に立ち上がる（タイミングｔ４）。既に説明し
たように、この出力端子Ｑの値が”Ｈ”に立ち上がるこ
とで、フリップフロップ１０及びカウンタ１１へのクロ
ック信号の供給が停止する（タイミングｔ５）。この
後、チップ４位置信号の”Ｌ”への立ち下がりに伴いフ
リップフロップ１０、カウンタ１１のリセットが行われ
る（タイミングｔ６）。この時にデコーダ１２に入力さ
れる値は、（Ｉ０，Ｉ１，Ｉ２）＝（０，１，１）であ
る。デコーダ１２は、予め定める変換規則に基づいて復
調したデータを出力する。
【００２７】チップ３に搬送パルスを有するＰＰＭ信号
を復調する場合、クロック信号の３サイクル目の立ち下
がりに伴いフリップフロップ１０の出力端子Ｑの出力
が”Ｈ”に立ち上がる（タイミングｔ７）。既に説明し
たように、この出力端子Ｑの値が”Ｈ”に立ち上がるこ
とで、フリップフロップ１０及びカウンタ１１へのクロ
ック信号の供給が停止する（タイミングｔ８）。この
後、チップ４位置信号の”Ｌ”への立ち下がりに伴いフ
リップフロップ１０、カウンタ１１のリセットが行われ
る（タイミングｔ９）。この時にデコーダ１２に入力さ
れる値は、（Ｉ０，Ｉ１，Ｉ２）＝（１，１，１）であ
る。デコーダ１２は、予め定める変換規則に基づいて復
調したデータを出力する。
を復調する場合、クロック信号の３サイクル目の立ち下
がりに伴いフリップフロップ１０の出力端子Ｑの出力
が”Ｈ”に立ち上がる（タイミングｔ７）。既に説明し
たように、この出力端子Ｑの値が”Ｈ”に立ち上がるこ
とで、フリップフロップ１０及びカウンタ１１へのクロ
ック信号の供給が停止する（タイミングｔ８）。この
後、チップ４位置信号の”Ｌ”への立ち下がりに伴いフ
リップフロップ１０、カウンタ１１のリセットが行われ
る（タイミングｔ９）。この時にデコーダ１２に入力さ
れる値は、（Ｉ０，Ｉ１，Ｉ２）＝（１，１，１）であ
る。デコーダ１２は、予め定める変換規則に基づいて復
調したデータを出力する。
【００２８】チップ４に搬送パルスを有するＰＰＭ信号
を復調する場合、当該搬送パルスはクロック信号の４サ
イクル目の立ち下がり時に検出される。しかし、この時
にはチップ４位置信号が”Ｌ”に立ち下がるため、フリ
ップフロップ１０の出力端子Ｑの出力は”Ｈ”に立ち上
がることなく”Ｌ”のままである。この場合、３入力Ａ
ＮＤゲート１４に入力される出力端子／Ｑの値は”Ｈ”
のままであるが、チップ４位置信号が”Ｈ”から”Ｌ”
に変化するため、フリップフロップ１０及びカウンタ１
１へのクロック信号の供給が停止する（タイミングｔ１
０）。また、チップ４位置信号の”Ｌ”への立ち下がり
に伴いフリップフロップ１０、カウンタ１１のリセット
が行われる（タイミングｔ１１）。この時にデコーダ１
２に入力される値は、（Ｉ０，Ｉ１，Ｉ２）＝（１，
１，０）である。デコーダ１２は、予め定める変換規則
に基づいて復調したデータを出力する。
を復調する場合、当該搬送パルスはクロック信号の４サ
イクル目の立ち下がり時に検出される。しかし、この時
にはチップ４位置信号が”Ｌ”に立ち下がるため、フリ
ップフロップ１０の出力端子Ｑの出力は”Ｈ”に立ち上
がることなく”Ｌ”のままである。この場合、３入力Ａ
ＮＤゲート１４に入力される出力端子／Ｑの値は”Ｈ”
のままであるが、チップ４位置信号が”Ｈ”から”Ｌ”
に変化するため、フリップフロップ１０及びカウンタ１
１へのクロック信号の供給が停止する（タイミングｔ１
０）。また、チップ４位置信号の”Ｌ”への立ち下がり
に伴いフリップフロップ１０、カウンタ１１のリセット
が行われる（タイミングｔ１１）。この時にデコーダ１
２に入力される値は、（Ｉ０，Ｉ１，Ｉ２）＝（１，
１，０）である。デコーダ１２は、予め定める変換規則
に基づいて復調したデータを出力する。
【００２９】本回路におけるデコーダ１２での変換規則
は、以下のように設定されている。信号（Ｉ０，Ｉ１，
Ｉ２）＝（１，０，１）の入力に対して、データ”０
０”を出力する。信号（Ｉ０，Ｉ１，Ｉ２）＝（０，
１，１）の入力に対して、データ”１０”を出力する。
信号（Ｉ０，Ｉ１，Ｉ２）＝（１，１，１）の入力に対
して、データ”０１”を出力する。信号（Ｉ０，Ｉ１，
Ｉ２）＝（１，１，０）の入力に対して、データ”１
１”を出力する。
は、以下のように設定されている。信号（Ｉ０，Ｉ１，
Ｉ２）＝（１，０，１）の入力に対して、データ”０
０”を出力する。信号（Ｉ０，Ｉ１，Ｉ２）＝（０，
１，１）の入力に対して、データ”１０”を出力する。
信号（Ｉ０，Ｉ１，Ｉ２）＝（１，１，１）の入力に対
して、データ”０１”を出力する。信号（Ｉ０，Ｉ１，
Ｉ２）＝（１，１，０）の入力に対して、データ”１
１”を出力する。
【００３０】レジスタ１３のクロック信号入力端子ＣＫ
には、チップ４位置信号が反転された状態で入力されて
いる。レジスタ１３は、チップ４位置信号の立ち下がり
に伴い、デコーダ１２より復調されたデータを保存し、
チップ４位置信号の次の立ち下がりに伴い、変換後のデ
ータを出力する。
には、チップ４位置信号が反転された状態で入力されて
いる。レジスタ１３は、チップ４位置信号の立ち下がり
に伴い、デコーダ１２より復調されたデータを保存し、
チップ４位置信号の次の立ち下がりに伴い、変換後のデ
ータを出力する。
【００３１】以上説明したように、第１の実施形態にお
けるＰＰＭ復調回路は、ＰＰＭ信号を復調する際、シン
ボル時間内においてレベルが”Ｈ”のチップの位置を検
出した後、変調信号レベルを判定するために用いるフリ
ップフロップ１０及びカウンタ１１へのクロック信号の
入力を停止する。これにより不必要な電流の消費を抑制
する。
けるＰＰＭ復調回路は、ＰＰＭ信号を復調する際、シン
ボル時間内においてレベルが”Ｈ”のチップの位置を検
出した後、変調信号レベルを判定するために用いるフリ
ップフロップ１０及びカウンタ１１へのクロック信号の
入力を停止する。これにより不必要な電流の消費を抑制
する。
【００３２】（２）第２実施形態
以下、本発明の第２実施形態としてＰＰＭ変調回路及び
ＰＰＭ復調回路よりなる変復調回路システムについて説
明する。本システムにおいて採用する変調回路は、デー
タの変換規則を固定とせずに、発生回数の多いデータか
ら順に前半部のチップに搬送パルスを割り当てる。より
具体的には、一度、転送データを取り込み、２ビットデ
ータ”００”、”１０”、”０１”、”１１”の出現回
数をカウントし、順位付けを行う。そして、最も出現回
数の多いものから順に”１０００”、”０１００”、”
００１０”、”０００１”のデータを割り当てる変換規
則を設定する。この変換規則の設定後、再び同じ転送デ
ータを入力し、この変換規則に基づいて変調処理を実行
する。変調回路は、ＰＰＭ信号の出力前に、上記設定し
た変換規則のデータを復調回路へ出力する。一方の復調
回路は、変調回路より出力される変換規則のデータをデ
コーダに設定した後、ＰＰＭ信号を元のデータに復調す
る。この復調を行う際、シンボル時間内においてレベル
が”Ｈ”のチップの位置を検出した後、変調信号レベル
を判定するために用いる回路素子へのクロック信号の入
力を停止する。これにより不必要な電流の消費を抑制す
る。このように、本システムにおいては、変調回路によ
りＰＰＭ変調を行う際に、シンボル内の搬送パルスの位
置を前の位置に集中させることにより、復調回路におい
て、回路素子へのクロック信号の入力を停止する時間を
最大限長くすることができ、消費電流の低減効果を最適
化することができる。
ＰＰＭ復調回路よりなる変復調回路システムについて説
明する。本システムにおいて採用する変調回路は、デー
タの変換規則を固定とせずに、発生回数の多いデータか
ら順に前半部のチップに搬送パルスを割り当てる。より
具体的には、一度、転送データを取り込み、２ビットデ
ータ”００”、”１０”、”０１”、”１１”の出現回
数をカウントし、順位付けを行う。そして、最も出現回
数の多いものから順に”１０００”、”０１００”、”
００１０”、”０００１”のデータを割り当てる変換規
則を設定する。この変換規則の設定後、再び同じ転送デ
ータを入力し、この変換規則に基づいて変調処理を実行
する。変調回路は、ＰＰＭ信号の出力前に、上記設定し
た変換規則のデータを復調回路へ出力する。一方の復調
回路は、変調回路より出力される変換規則のデータをデ
コーダに設定した後、ＰＰＭ信号を元のデータに復調す
る。この復調を行う際、シンボル時間内においてレベル
が”Ｈ”のチップの位置を検出した後、変調信号レベル
を判定するために用いる回路素子へのクロック信号の入
力を停止する。これにより不必要な電流の消費を抑制す
る。このように、本システムにおいては、変調回路によ
りＰＰＭ変調を行う際に、シンボル内の搬送パルスの位
置を前の位置に集中させることにより、復調回路におい
て、回路素子へのクロック信号の入力を停止する時間を
最大限長くすることができ、消費電流の低減効果を最適
化することができる。
【００３３】図６は、変復調回路システムを構成する変
調回路を示す図である。レジスタ２０には、５００ビッ
トや１Ｋビット等の処理単位のビット数を設定してお
く。カウンタ２１は、伝送レートを定める入力クロック
信号のカウントを行う。比較器２２は、カウンタ２１か
らの出力値とレジスタ２０からの出力値を比較し、これ
らの値が一致した場合に”Ｌ”の信号を出力する。この
比較器２２からの出力は、次段のフリップフロップ２３
のクロック信号入力端子ＣＫ、及び、ＡＮＤゲート２
４、データレジスタ３２のクロック信号入力端子ＣＫに
入力される。フリップフロップ２３は、比較器２２か
ら”Ｌ”の信号が出力される回数、即ち、カウンタ２１
のカウント値とレジスタ２０に設定されているビット数
とが一致した回数が奇数の場合には”Ｈ”の信号を出力
し、偶数の場合には”Ｌ”の信号を出力する。このフリ
ップフロップ２３の出力は、データレジスタ３２のイネ
ーブル端子ＥＮに入力されると共に、シフトレジスタ３
４のラッチ信号入力端子Ｌに入力される。
調回路を示す図である。レジスタ２０には、５００ビッ
トや１Ｋビット等の処理単位のビット数を設定してお
く。カウンタ２１は、伝送レートを定める入力クロック
信号のカウントを行う。比較器２２は、カウンタ２１か
らの出力値とレジスタ２０からの出力値を比較し、これ
らの値が一致した場合に”Ｌ”の信号を出力する。この
比較器２２からの出力は、次段のフリップフロップ２３
のクロック信号入力端子ＣＫ、及び、ＡＮＤゲート２
４、データレジスタ３２のクロック信号入力端子ＣＫに
入力される。フリップフロップ２３は、比較器２２か
ら”Ｌ”の信号が出力される回数、即ち、カウンタ２１
のカウント値とレジスタ２０に設定されているビット数
とが一致した回数が奇数の場合には”Ｈ”の信号を出力
し、偶数の場合には”Ｌ”の信号を出力する。このフリ
ップフロップ２３の出力は、データレジスタ３２のイネ
ーブル端子ＥＮに入力されると共に、シフトレジスタ３
４のラッチ信号入力端子Ｌに入力される。
【００３４】データ信号は、先ずシフトレジスタ２５に
入力される。シフトレジスタ２５では、入力されるデー
タ信号を２ビット毎に区切り、次段のエンコーダ２６に
出力する。エンコーダ２６では、順次入力される２ビッ
トデータを、その種類に応じて４ビットのデータに変換
してカウンタ２７、２８、２９、３０に出力する。具体
的には、”００”の２ビットデータの入力に対して、”
１０００”の４ビットデータを出力する。”１０”の２
ビットデータの入力に対して、”０１００”の４ビット
データを出力する。”０１”の２ビットデータの入力に
対して”００１０”の４ビットデータを出力する。”１
１”の２ビットデータの入力に対して”０００１”の４
ビットデータを出力する。
入力される。シフトレジスタ２５では、入力されるデー
タ信号を２ビット毎に区切り、次段のエンコーダ２６に
出力する。エンコーダ２６では、順次入力される２ビッ
トデータを、その種類に応じて４ビットのデータに変換
してカウンタ２７、２８、２９、３０に出力する。具体
的には、”００”の２ビットデータの入力に対して、”
１０００”の４ビットデータを出力する。”１０”の２
ビットデータの入力に対して、”０１００”の４ビット
データを出力する。”０１”の２ビットデータの入力に
対して”００１０”の４ビットデータを出力する。”１
１”の２ビットデータの入力に対して”０００１”の４
ビットデータを出力する。
【００３５】エンコーダ２６より出力される４ビットの
データの第１ビットのデータは、カウンタ２７に、第２
ビットのデータは、カウンタ２８に、第３ビットのデー
タは、カウンタ２９に、第４ビットのデータは、カウン
タ３０に、それぞれ入力される。カウンタ２７、２８、
２９及び３０では、”Ｈ”の信号の入力に応じてカウン
トアップを行う。比較器３１は、カウンタ２７、２８、
２９及び３０より出力されるカウント値を比較し、その
カウント値の大きな順に、ＰＰＭ信号として”１００
０”、”０１００”、”００１０”、”０００１”を割
り当てる。比較器３１は、各２ビットデータ”０
０”、”１０”、”０１”、”１１”の順で割り当てる
ＰＰＭ信号をシリアルデータとして出力する。例えば、
カウントの結果、”１１”、”００”、”１０”、”０
１”の順で出現頻度が高かった場合には、”１１”に”
１０００”を割り当て、”００”に”０１００”を割り
当て、”１０”に”００１０”を割り当て、”０１”
に”０００１”割り当てる。この場合、比較器３１
は、”０１００ ００１０ ０００１ １０００”の１
６ビットのデータを出力する。
データの第１ビットのデータは、カウンタ２７に、第２
ビットのデータは、カウンタ２８に、第３ビットのデー
タは、カウンタ２９に、第４ビットのデータは、カウン
タ３０に、それぞれ入力される。カウンタ２７、２８、
２９及び３０では、”Ｈ”の信号の入力に応じてカウン
トアップを行う。比較器３１は、カウンタ２７、２８、
２９及び３０より出力されるカウント値を比較し、その
カウント値の大きな順に、ＰＰＭ信号として”１００
０”、”０１００”、”００１０”、”０００１”を割
り当てる。比較器３１は、各２ビットデータ”０
０”、”１０”、”０１”、”１１”の順で割り当てる
ＰＰＭ信号をシリアルデータとして出力する。例えば、
カウントの結果、”１１”、”００”、”１０”、”０
１”の順で出現頻度が高かった場合には、”１１”に”
１０００”を割り当て、”００”に”０１００”を割り
当て、”１０”に”００１０”を割り当て、”０１”
に”０００１”割り当てる。この場合、比較器３１
は、”０１００ ００１０ ０００１ １０００”の１
６ビットのデータを出力する。
【００３６】比較器３１より出力された１６ビットのデ
ータは、データレジスタ３２に入力される。データレジ
スタ３２では、フリップフロップ２３の出力が”Ｈ”で
ある場合、即ち、データの入力回数が奇数である場合
に、比較器２２からの出力が”Ｌ”から”Ｈ”に立ち上
がる際に、比較器３１からの出力データをラッチしてセ
レクタ３２及びシフトレジスタ３４に出力する。セレク
タ３３は、エンコーダ２６から出力される４ビットデー
タに基づいて、データレジスタ３２より出力される１６
ビットのデータから所定の位置の４ビットデータを選択
し、これを出力する。具体的には、エンコーダ２６より
出力される４ビットのデータが”１０００”の場合に
は、データ信号”００”に割り当てるＰＰＭ信号とし
て、”０１００ ００１０ ０００１ １０００”の１
６ビットのデータの内、最上位に位置する４ビット分の
データ”０１００”を選択し、これを出力する。エンコ
ーダ２６より出力される４ビットのデータが”０１０
０”の場合には、データ信号”１０”に割り当てるＰＰ
Ｍ信号として、上記１６ビットのデータの内、２番目に
位置する４ビット分のデータ”００１０”を選択し、こ
れを出力する。エンコーダ２６より出力される４ビット
のデータが”００１０”の場合には、データ信号”０
１”に割り当てるＰＰＭ信号として、上記１６ビットの
データの内、３番目に位置する４ビット分のデータ”０
００１”を選択し、これを出力する。エンコーダ２６よ
り出力される４ビットのデータが”０００１”の場合に
は、データ信号”１１”に割り当てるＰＰＭ信号とし
て、上記１６ビットのデータの内、４番目に位置する４
ビット分のデータ”１０００”を選択し、これを出力す
る。
ータは、データレジスタ３２に入力される。データレジ
スタ３２では、フリップフロップ２３の出力が”Ｈ”で
ある場合、即ち、データの入力回数が奇数である場合
に、比較器２２からの出力が”Ｌ”から”Ｈ”に立ち上
がる際に、比較器３１からの出力データをラッチしてセ
レクタ３２及びシフトレジスタ３４に出力する。セレク
タ３３は、エンコーダ２６から出力される４ビットデー
タに基づいて、データレジスタ３２より出力される１６
ビットのデータから所定の位置の４ビットデータを選択
し、これを出力する。具体的には、エンコーダ２６より
出力される４ビットのデータが”１０００”の場合に
は、データ信号”００”に割り当てるＰＰＭ信号とし
て、”０１００ ００１０ ０００１ １０００”の１
６ビットのデータの内、最上位に位置する４ビット分の
データ”０１００”を選択し、これを出力する。エンコ
ーダ２６より出力される４ビットのデータが”０１０
０”の場合には、データ信号”１０”に割り当てるＰＰ
Ｍ信号として、上記１６ビットのデータの内、２番目に
位置する４ビット分のデータ”００１０”を選択し、こ
れを出力する。エンコーダ２６より出力される４ビット
のデータが”００１０”の場合には、データ信号”０
１”に割り当てるＰＰＭ信号として、上記１６ビットの
データの内、３番目に位置する４ビット分のデータ”０
００１”を選択し、これを出力する。エンコーダ２６よ
り出力される４ビットのデータが”０００１”の場合に
は、データ信号”１１”に割り当てるＰＰＭ信号とし
て、上記１６ビットのデータの内、４番目に位置する４
ビット分のデータ”１０００”を選択し、これを出力す
る。
【００３７】シフトレジスタ３４は、２０ビットのデー
タをラッチすることができ、フリップフロップ２３の出
力が”Ｈ”の場合にのみデータの読み取りを行うことが
できる。上位の１６ビットのデータ［１９：４］とし
て、比較器２２より出力される信号の”Ｌ”から”Ｈ”
への立ち上がりに伴い、データレジスタ３２から出力さ
れる１６ビットのデータが取り込まれる。下位の４ビッ
トのデータ［３：０］として、データ入力クロック信号
の２分周回路であるフリップフロップ３５の出力信号の
立ち上がりに伴い、セレクタ３３より出力される４ビッ
トのデータが取り込まれる。データのシフトは転送クロ
ック信号に基づいて行う。転送クロック信号は、下位４
ビットがロードされる毎に４ビットシフトを行い、入力
データが終了した時点で残りの１６ビットをシフトでき
るように制御される。この転送クロック信号の入力に応
じて、シフトレジスタ３４より出力されるデータをＰＰ
Ｍ信号として出力する。即ち、出力信号として、各デー
タ信号に割り当てるＰＰＭ信号についての変換規則を表
すデータ、即ち、”０１００ ００１０ ０００１１０
００”の１６ビットのデータを最初に出力した後に、Ｐ
ＰＭ信号を出力する。
タをラッチすることができ、フリップフロップ２３の出
力が”Ｈ”の場合にのみデータの読み取りを行うことが
できる。上位の１６ビットのデータ［１９：４］とし
て、比較器２２より出力される信号の”Ｌ”から”Ｈ”
への立ち上がりに伴い、データレジスタ３２から出力さ
れる１６ビットのデータが取り込まれる。下位の４ビッ
トのデータ［３：０］として、データ入力クロック信号
の２分周回路であるフリップフロップ３５の出力信号の
立ち上がりに伴い、セレクタ３３より出力される４ビッ
トのデータが取り込まれる。データのシフトは転送クロ
ック信号に基づいて行う。転送クロック信号は、下位４
ビットがロードされる毎に４ビットシフトを行い、入力
データが終了した時点で残りの１６ビットをシフトでき
るように制御される。この転送クロック信号の入力に応
じて、シフトレジスタ３４より出力されるデータをＰＰ
Ｍ信号として出力する。即ち、出力信号として、各デー
タ信号に割り当てるＰＰＭ信号についての変換規則を表
すデータ、即ち、”０１００ ００１０ ０００１１０
００”の１６ビットのデータを最初に出力した後に、Ｐ
ＰＭ信号を出力する。
【００３８】図７は、本システムの復調回路の構成を示
す図である。復調回路では、変調回路よりＰＰＭ信号の
前に送られてくる変換規則のデータに基づいてデコーダ
を設定し、設定した後に、ＰＰＭ信号の復調処理を実行
する。本回路は、第１実施形態における復調回路と基本
的な構成は同じであるが、変調回路より出力されたデー
タを受け取る際、最初の１６ビットのデータについて
は、信号を復調する回路（具体的には、レジスタ４２及
び４３）を機能させず、この１６ビットのデータに基づ
いて変換規則を設定する処理を行い、この１６ビット以
降のデータについて復調処理を実行するように働く回路
を追加したことを特徴とする。
す図である。復調回路では、変調回路よりＰＰＭ信号の
前に送られてくる変換規則のデータに基づいてデコーダ
を設定し、設定した後に、ＰＰＭ信号の復調処理を実行
する。本回路は、第１実施形態における復調回路と基本
的な構成は同じであるが、変調回路より出力されたデー
タを受け取る際、最初の１６ビットのデータについて
は、信号を復調する回路（具体的には、レジスタ４２及
び４３）を機能させず、この１６ビットのデータに基づ
いて変換規則を設定する処理を行い、この１６ビット以
降のデータについて復調処理を実行するように働く回路
を追加したことを特徴とする。
【００３９】フリップフロップ４０、カウンタ４１、３
入力ＡＮＤゲート４６における機能及び動作は、第１実
施形態の復調回路のフリップフロップ１０、カウンタ１
１、３入力ＡＮＤゲート１４と同じである。まず、デー
タの受信開始に伴い、カウンタ４４及びフリップフロッ
プ４５のリセット端子ＲＢに”Ｌ”の信号を印加して回
路のリセットを行う。カウンタ４４は、３ビットカウン
タであり、チップ４位置信号の立ち下がりエッジでカウ
ントアップを行う。カウンタ４４は、そのカウント値の
第１ビットのデータを出力端子Ｑ０よりレジスタ４２の
データ入力端子Ｄ１に入力し、第２ビットのデータを出
力端子Ｑ１よりレジスタ４２のデータ入力端子Ｄ０に入
力する。４回目のカウントアップで第３ビットのデータ
が”Ｈ”になる。この時、第３ビットのデータはフリッ
プフロップ４５のクロック信号入力端子ＣＫに入力され
る。フリップフロップ４５のデータ入力端子Ｄには、常
時、”Ｈ”の信号が入力されている。フリップフロップ
４５は、データ受信開始時にリセットされるため、その
出力Ｑは、”Ｌ”であるが、クロック信号入力端子ＣＫ
に一度”Ｈ”の信号が入力された以降は、”Ｈ”に切り
換わる。フリップフロップ４５の出力は、レジスタ４２
及び４３のイネーブル端子ＥＮに入力される。カウンタ
４４及びフリップフロップ４５の働きにより、変調回路
より送られてくる信号の内、最初の１６ビット分のデー
タが入力されるまでの間は、レジスタ４２及び４３は無
効にされる。レジスタ４２は、変換規則のデータとし
て、フリップフロップ４５の出力が”Ｌ”の間、チップ
４位置信号の立ち下がりエッジで、Ａ０，Ａ１，Ａ２で
示されるアドレスに入力端子Ｄ０，Ｄ１に入力されるデ
ータを書き込む。
入力ＡＮＤゲート４６における機能及び動作は、第１実
施形態の復調回路のフリップフロップ１０、カウンタ１
１、３入力ＡＮＤゲート１４と同じである。まず、デー
タの受信開始に伴い、カウンタ４４及びフリップフロッ
プ４５のリセット端子ＲＢに”Ｌ”の信号を印加して回
路のリセットを行う。カウンタ４４は、３ビットカウン
タであり、チップ４位置信号の立ち下がりエッジでカウ
ントアップを行う。カウンタ４４は、そのカウント値の
第１ビットのデータを出力端子Ｑ０よりレジスタ４２の
データ入力端子Ｄ１に入力し、第２ビットのデータを出
力端子Ｑ１よりレジスタ４２のデータ入力端子Ｄ０に入
力する。４回目のカウントアップで第３ビットのデータ
が”Ｈ”になる。この時、第３ビットのデータはフリッ
プフロップ４５のクロック信号入力端子ＣＫに入力され
る。フリップフロップ４５のデータ入力端子Ｄには、常
時、”Ｈ”の信号が入力されている。フリップフロップ
４５は、データ受信開始時にリセットされるため、その
出力Ｑは、”Ｌ”であるが、クロック信号入力端子ＣＫ
に一度”Ｈ”の信号が入力された以降は、”Ｈ”に切り
換わる。フリップフロップ４５の出力は、レジスタ４２
及び４３のイネーブル端子ＥＮに入力される。カウンタ
４４及びフリップフロップ４５の働きにより、変調回路
より送られてくる信号の内、最初の１６ビット分のデー
タが入力されるまでの間は、レジスタ４２及び４３は無
効にされる。レジスタ４２は、変換規則のデータとし
て、フリップフロップ４５の出力が”Ｌ”の間、チップ
４位置信号の立ち下がりエッジで、Ａ０，Ａ１，Ａ２で
示されるアドレスに入力端子Ｄ０，Ｄ１に入力されるデ
ータを書き込む。
【００４０】第１実施形態の復調回路におけるデコーダ
１２の説明で述べた場合と同様に、”１０００”のＰＰ
Ｍ信号の入力に対して、レジスタ４２の入力端子Ｉ０，
Ｉ１，Ｉ２には、”１”，”０”，”１”のデータが入
力される。”０１００”のＰＰＭ信号の入力に対して、
レジスタ４２の入力端子Ｉ０，Ｉ１，Ｉ２には、”
０”，”１”，”１”のデータが入力される。”００１
０”のＰＰＭ信号の入力に対して、レジスタ４２の入力
端子Ｉ０，Ｉ１，Ｉ２には、”１”，”１”，”１”の
データが入力される。”０００１”のＰＰＭ信号の入力
に対して、レジスタ４２の入力端子Ｉ０，Ｉ１，Ｉ２に
は、”１”，”１”，”０”のデータが入力される。
１２の説明で述べた場合と同様に、”１０００”のＰＰ
Ｍ信号の入力に対して、レジスタ４２の入力端子Ｉ０，
Ｉ１，Ｉ２には、”１”，”０”，”１”のデータが入
力される。”０１００”のＰＰＭ信号の入力に対して、
レジスタ４２の入力端子Ｉ０，Ｉ１，Ｉ２には、”
０”，”１”，”１”のデータが入力される。”００１
０”のＰＰＭ信号の入力に対して、レジスタ４２の入力
端子Ｉ０，Ｉ１，Ｉ２には、”１”，”１”，”１”の
データが入力される。”０００１”のＰＰＭ信号の入力
に対して、レジスタ４２の入力端子Ｉ０，Ｉ１，Ｉ２に
は、”１”，”１”，”０”のデータが入力される。
【００４１】例えば、最初の１６ビットのデータが先に
示した”０１００ ００１０ ０００１ １０００”で
ある場合、上記変調回路において、各２ビットデータ”
００”、”１０”、”０１”、”１１”に対して、”０
１００”、”００１０”、”０００１”、”１０００”
のデータを割り当てる変換規則が採用されたことにな
る。この場合、レジスタ４２には、（Ｉ２，Ｉ１，Ｉ
０）＝（１，１，０）に対するデータとして”００”が
書き込まれ、（Ｉ２，Ｉ１，Ｉ０）＝（１，１，１）に
対するデータとして”１０”が書き込まれ、（Ｉ２，Ｉ
１，Ｉ０）＝（０，１，１）に対するデータとして”０
１”が書き込まれ、（Ｉ２，Ｉ１，Ｉ０）＝（１，０，
１）に対するデータとして”１１”が書き込まれる。レ
ジスタ４２は、最初の１６ビット分のデータに基づいて
書き込まれた変換規則に基づいて、１７ビット目以降の
データについての復調を行う。これにより、当該復調回
路では、変調回路で設定した変換規則と同じ規則に基づ
いて、ＰＰＭ信号を復調することができる。
示した”０１００ ００１０ ０００１ １０００”で
ある場合、上記変調回路において、各２ビットデータ”
００”、”１０”、”０１”、”１１”に対して、”０
１００”、”００１０”、”０００１”、”１０００”
のデータを割り当てる変換規則が採用されたことにな
る。この場合、レジスタ４２には、（Ｉ２，Ｉ１，Ｉ
０）＝（１，１，０）に対するデータとして”００”が
書き込まれ、（Ｉ２，Ｉ１，Ｉ０）＝（１，１，１）に
対するデータとして”１０”が書き込まれ、（Ｉ２，Ｉ
１，Ｉ０）＝（０，１，１）に対するデータとして”０
１”が書き込まれ、（Ｉ２，Ｉ１，Ｉ０）＝（１，０，
１）に対するデータとして”１１”が書き込まれる。レ
ジスタ４２は、最初の１６ビット分のデータに基づいて
書き込まれた変換規則に基づいて、１７ビット目以降の
データについての復調を行う。これにより、当該復調回
路では、変調回路で設定した変換規則と同じ規則に基づ
いて、ＰＰＭ信号を復調することができる。
【００４２】以上に説明したように、本システムにおい
ては、変調回路によりＰＰＭ変調を行う際に、シンボル
内の搬送パルスの位置を前の位置に集中させることによ
り、復調回路において、回路素子へのクロック信号の入
力を停止する時間を最大限長くすることができ、消費電
流の低減効果を最適化することができる。
ては、変調回路によりＰＰＭ変調を行う際に、シンボル
内の搬送パルスの位置を前の位置に集中させることによ
り、復調回路において、回路素子へのクロック信号の入
力を停止する時間を最大限長くすることができ、消費電
流の低減効果を最適化することができる。
【００４３】（３）適用例
以下、本発明の復調回路又は変復調回路システムをＩｒ
ＤＡ１．１、４Ｍｂｐｓ方式に従う赤外線データ通信シ
ステムに実際に適用する場合について考察する。図８
は、ＩｒＤＡ１．１、４Ｍｂｐｓ方式で採用されるデー
タのフレームフォーマットを表すものである。ＩｒＤＡ
１．１、４Ｍｂｐｓ方式では、４値ＰＰＭ方式を採用す
るが、データ部の透過性を確保するために設けられるプ
リアンプル部（ＰＡ）、スタートフラグ部（ＳＴＡ）、
ストップフラグ部（ＳＴＯ）においては、４値ＰＰＭの
原則を無視したパターン、具体的には、連続する４ビッ
トの中で一度も”Ｈ”が立たないパターンや、”Ｈ”が
２回立つパターンが存在している。このため、既に説明
した第１の実施形態における復調回路、及び、第２の実
施形態で説明した変復調回路システムを単純に適用する
ことはできない。ところで、ＩｒＤＡ１．１、４Ｍｂｐ
ｓ方式に従う赤外線データ通信システムでは、送受信さ
れるプリアンプル部（ＰＡ）、スタートフラグ部（ＳＴ
Ａ）、及び、ストップフラグ部（ＳＴＯ）のデータをそ
のフォーマットに従って検出する回路については周知で
ある。そこで、赤外線データ通信システム内では、上記
プリアンプル部（ＰＡ）、スタートフラグ部（ＳＴＡ）
の後に配置されるデータ部（ＤＤ）のデータに対しての
み本発明の復調回路又は変復調回路システムを適用す
る。
ＤＡ１．１、４Ｍｂｐｓ方式に従う赤外線データ通信シ
ステムに実際に適用する場合について考察する。図８
は、ＩｒＤＡ１．１、４Ｍｂｐｓ方式で採用されるデー
タのフレームフォーマットを表すものである。ＩｒＤＡ
１．１、４Ｍｂｐｓ方式では、４値ＰＰＭ方式を採用す
るが、データ部の透過性を確保するために設けられるプ
リアンプル部（ＰＡ）、スタートフラグ部（ＳＴＡ）、
ストップフラグ部（ＳＴＯ）においては、４値ＰＰＭの
原則を無視したパターン、具体的には、連続する４ビッ
トの中で一度も”Ｈ”が立たないパターンや、”Ｈ”が
２回立つパターンが存在している。このため、既に説明
した第１の実施形態における復調回路、及び、第２の実
施形態で説明した変復調回路システムを単純に適用する
ことはできない。ところで、ＩｒＤＡ１．１、４Ｍｂｐ
ｓ方式に従う赤外線データ通信システムでは、送受信さ
れるプリアンプル部（ＰＡ）、スタートフラグ部（ＳＴ
Ａ）、及び、ストップフラグ部（ＳＴＯ）のデータをそ
のフォーマットに従って検出する回路については周知で
ある。そこで、赤外線データ通信システム内では、上記
プリアンプル部（ＰＡ）、スタートフラグ部（ＳＴＡ）
の後に配置されるデータ部（ＤＤ）のデータに対しての
み本発明の復調回路又は変復調回路システムを適用す
る。
【００４４】図９の（ａ）及び（ｂ）は、本発明の復調
回路（図４参照）又は変復調回路システム（図６及び図
７を参照）を採用したＩｒＤＡ１．１、４Ｍｂｐｓ方式
に従う赤外線データ通信システムの構成を示す図であ
る。図９の（ａ）は、赤外線データ送信装置の構成を示
し、（ｂ）は、赤外線データの受信装置の構成を示す。
回路（図４参照）又は変復調回路システム（図６及び図
７を参照）を採用したＩｒＤＡ１．１、４Ｍｂｐｓ方式
に従う赤外線データ通信システムの構成を示す図であ
る。図９の（ａ）は、赤外線データ送信装置の構成を示
し、（ｂ）は、赤外線データの受信装置の構成を示す。
【００４５】図９の（ａ）に示す送信装置において、デ
ータ作成部１００において作成されたデータ信号は、Ｐ
ＰＭ変調回路１０１に入力され、４値ＰＰＭ方式による
変調処理が施される。中央演算処理装置（図中、ＣＰＵ
と示す）１０４はセレクタ１０３を制御して、ＰＡ，Ｓ
ＴＡ，ＳＴＯ作成部１０２において作成された所定のフ
ォーマットのプリアンプルデータ（ＰＡ），スタートフ
ラグデータ（ＳＴＡ）を送信部１０５に出力した後に、
ＰＰＭ変調回路１０１において変調されたＰＰＭ信号を
送信部１０５に出力する。そして、ＰＰＭ信号の出力完
了後にストップフラグ（ＳＴＯ）を送信部１０５に出力
する。送信部１０５は、セレクタ１０３を介して入力さ
れるデータを送出する。
ータ作成部１００において作成されたデータ信号は、Ｐ
ＰＭ変調回路１０１に入力され、４値ＰＰＭ方式による
変調処理が施される。中央演算処理装置（図中、ＣＰＵ
と示す）１０４はセレクタ１０３を制御して、ＰＡ，Ｓ
ＴＡ，ＳＴＯ作成部１０２において作成された所定のフ
ォーマットのプリアンプルデータ（ＰＡ），スタートフ
ラグデータ（ＳＴＡ）を送信部１０５に出力した後に、
ＰＰＭ変調回路１０１において変調されたＰＰＭ信号を
送信部１０５に出力する。そして、ＰＰＭ信号の出力完
了後にストップフラグ（ＳＴＯ）を送信部１０５に出力
する。送信部１０５は、セレクタ１０３を介して入力さ
れるデータを送出する。
【００４６】図９の（ｂ）に示す受信装置において、受
信部１２０は、受信したデータを信号判別部１２１に出
力する。信号判別部１２１は、受信データよりデータ部
（ＤＤ）のデータを認識し、これをＰＰＭ変調回路１２
２へ出力する。ＰＰＭ復調回路１２２により復調された
データは、データ処理部１２３において処理される。
信部１２０は、受信したデータを信号判別部１２１に出
力する。信号判別部１２１は、受信データよりデータ部
（ＤＤ）のデータを認識し、これをＰＰＭ変調回路１２
２へ出力する。ＰＰＭ復調回路１２２により復調された
データは、データ処理部１２３において処理される。
【００４７】図１０は、図９の（ａ）に示すＰＰＭ変調
回路１０１において実行されるデータの変調処理の例を
示す図である。データ作成部１００では、MSB (most si
gnificant bit)が先頭にある元のデータ配列を、LSB (l
east significant bit)が先頭になるように元のデータ
の並び換え、これをＰＰＭ変調回路１０１に出力する。
ＰＰＭ変調回路１０１では、 データを２ビット毎のデ
ータＤＢＰi（ｉは、分割後のデータ番号である。以下
に同じ。）に区切り、予め、又は所定のデータ処理によ
り設定された変換規則に基づいて、各２ビットのデータ
ＤＢＰiを４ビットのＰＰＭ信号Ｓｙｍiに変換する。
回路１０１において実行されるデータの変調処理の例を
示す図である。データ作成部１００では、MSB (most si
gnificant bit)が先頭にある元のデータ配列を、LSB (l
east significant bit)が先頭になるように元のデータ
の並び換え、これをＰＰＭ変調回路１０１に出力する。
ＰＰＭ変調回路１０１では、 データを２ビット毎のデ
ータＤＢＰi（ｉは、分割後のデータ番号である。以下
に同じ。）に区切り、予め、又は所定のデータ処理によ
り設定された変換規則に基づいて、各２ビットのデータ
ＤＢＰiを４ビットのＰＰＭ信号Ｓｙｍiに変換する。
【００４８】以上に説明したように、ＩｒＤＡ１．１，
４Ｍｂｐｓ方式による赤外線データ通信システムにおい
ては、上記プリアンプル部（ＰＡ）、スタートフラグ部
（ＳＴＡ）の後に配置されるデータ部（ＤＤ）のデータ
に対して本発明の復調回路又は変復調回路システムを適
用することで、復調回路内における不必要な電流の消費
を抑えたシステムを構成することができる。
４Ｍｂｐｓ方式による赤外線データ通信システムにおい
ては、上記プリアンプル部（ＰＡ）、スタートフラグ部
（ＳＴＡ）の後に配置されるデータ部（ＤＤ）のデータ
に対して本発明の復調回路又は変復調回路システムを適
用することで、復調回路内における不必要な電流の消費
を抑えたシステムを構成することができる。
【００４９】
【発明の効果】本発明の変調回路は、データの変換規則
を固定とせずに、出現頻度に応じた変換規則を設定する
ことができる。また、本発明の復調回路は、上記変調回
路等により設定された変換規則に従い復調を行うが、そ
の際、制御手段により変調信号のシンボル時間内に設け
る所定の搬送パルスを検出した後、次のシンボル時間が
始まるまでの間、当該検出回路へのクロック信号の供給
を停止させることにより、消費電流を低減させることが
できる。また、本発明の変復調回路システムでは、変調
回路によりＰＰＭ変調を行う際に、シンボル内の搬送パ
ルスの位置を時間的に前の位置に集中させることによ
り、復調回路において、回路素子へのクロック信号の入
力を停止する時間を最大限長くして消費電流の低減効果
を最適化することができる。
を固定とせずに、出現頻度に応じた変換規則を設定する
ことができる。また、本発明の復調回路は、上記変調回
路等により設定された変換規則に従い復調を行うが、そ
の際、制御手段により変調信号のシンボル時間内に設け
る所定の搬送パルスを検出した後、次のシンボル時間が
始まるまでの間、当該検出回路へのクロック信号の供給
を停止させることにより、消費電流を低減させることが
できる。また、本発明の変復調回路システムでは、変調
回路によりＰＰＭ変調を行う際に、シンボル内の搬送パ
ルスの位置を時間的に前の位置に集中させることによ
り、復調回路において、回路素子へのクロック信号の入
力を停止する時間を最大限長くして消費電流の低減効果
を最適化することができる。
【００５０】
【図１】 あるデータ信号を４値ＰＰＭ方式により変調
して得られるＰＰＭ信号を示す図である。
して得られるＰＰＭ信号を示す図である。
【図２】 ４値ＰＰＭ方式で作成された変調信号から元
のデータ信号を復調する従来の回路を示す図である。
のデータ信号を復調する従来の回路を示す図である。
【図３】 図２に示す復調回路内における信号の状態を
示すタイムチャートである。
示すタイムチャートである。
【図４】 第１の実施形態にかかる復調回路の構成を示
す図である。
す図である。
【図５】 図４に示す復調回路内における各信号の状態
を示すタイムチャートである。
を示すタイムチャートである。
【図６】 第２の実施形態にかかる変復調回路システム
を構成する変調回路の構成を示す図である。
を構成する変調回路の構成を示す図である。
【図７】 第２の実施形態にかかる変復調回路システム
を構成する復調回路の構成を示す図である。
を構成する復調回路の構成を示す図である。
【図８】 ＩｒＤＡ１．１、４Ｍｂｐｓ方式で採用され
るデータのフレームフォーマットを表す図である。
るデータのフレームフォーマットを表す図である。
【図９】 （ａ）は、赤外線データ通信システムにおけ
る変調回路を示し、（ｂ）は、復調回路を示す図であ
る。
る変調回路を示し、（ｂ）は、復調回路を示す図であ
る。
【図１０】 ＩｒＤＡ１．１、４Ｍｂｐｓ方式を採用す
るデータ通信の実行時に、本発明の変調回路により実行
されるデータ部（ＤＤ）の変調処理例を示す図である。
るデータ通信の実行時に、本発明の変調回路により実行
されるデータ部（ＤＤ）の変調処理例を示す図である。
１、１０、２３、３５、４０…フリップフロップ
２、２５、３４…シフトレジスタ
３、１３、２０、３２…レジスタ
４、１２…デコーダ
１１、２１、２７、２８、２９、３０、４１…カウンタ
１４、２４…ＡＮＤゲート
２２、３１…比較器
２６…エンコーダ
３３…セレクタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 7/22
Claims (5)
- 【請求項１】 入力されるデータ信号をＰＰＭ方式によ
りＰＰＭ信号に変調する変調回路において、 入力されるデータ信号を、処理単位のビット数のデータ
に分割し、分割したデータの各々の出現頻度に応じて、
各分割したデータからＰＰＭ信号への変換規則を設定す
る設定手段と、 設定手段により設定された変換規則を用いて、上記所定
量のデータ信号に対してＰＰＭ方式による変調を行う変
調手段と、 上記変換規則のデータ及び変調後のＰＰＭ信号を出力す
る出力部とを備えることを特徴とする変調回路。 - 【請求項２】 請求項１に記載される変調回路におい
て、 設定手段は、出現頻度の高いデータから順に、シンボル
時間内に設ける搬送パルスが時間的に早い位置にあるＰ
ＰＭ信号へと変換する規則を設定することを特徴とする
変調回路。 - 【請求項３】 ＰＰＭ信号のシンボル時間内に設ける所
定の搬送パルスを検出する検出回路と、 検出回路により所定の搬送パルスを検出した後、次のシ
ンボル時間が始まるまでの間、当該検出回路へのクロッ
ク信号の供給を停止させる制御手段と、 ＰＰＭ信号と共に送られてくる変換規則のデータに基づ
いて、ＰＰＭ信号を元のデータ信号に復調する復調手段
とを備えることを特徴とする復調回路。 - 【請求項４】 入力されるデータ信号をＰＰＭ方式によ
りＰＰＭ信号に変調する変調回路であって、入力される
データ信号を、処理単位のビット数のデータに分割し、
分割したデータの各々の出現頻度に応じて、各分割した
データからＰＰＭ信号への変換規則を設定する設定手段
と、設定手段により設定された変換規則を用いて、上記
所定量のデータ信号に対してＰＰＭ方式による変調を行
う変調手段と、上記変換規則のデータ及び変調後のＰＰ
Ｍ信号を出力する出力部とを含む変調回路と、 ＰＰＭ信号のシンボル時間内に設ける所定の搬送パルス
を検出する検出回路と、検出回路により所定の搬送パル
スを検出した後、次のシンボル時間が始まるまでの間、
当該検出回路へのクロック信号の供給を停止させる制御
手段と、上記変調回路の出力部よりＰＰＭ信号と共に送
られてくる変換規則のデータに基づいて、ＰＰＭ信号を
元のデータ信号に復調する復調手段とを含む復調回路と
で構成されることを特徴とする変復調回路システム。 - 【請求項５】 請求項４に記載される変復調回路システ
ムにおいて、 上記変調回路に備える設定手段は、出現頻度の高いデー
タから順に、シンボル時間内に設ける搬送パルスが時間
的に早い位置にあるＰＰＭ信号へと変換する規則を設定
することを特徴とする変復調回路システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17809597A JP3459339B2 (ja) | 1997-07-03 | 1997-07-03 | Ｐｐｍ方式を採用する変調回路、復調回路及び変復調回路システム |
| US09/108,548 US6442200B1 (en) | 1997-07-03 | 1998-07-01 | Modulating circuit, demodulating circuit and modulating and demodulating circuit system, using PPM method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17809597A JP3459339B2 (ja) | 1997-07-03 | 1997-07-03 | Ｐｐｍ方式を採用する変調回路、復調回路及び変復調回路システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1127153A JPH1127153A (ja) | 1999-01-29 |
| JP3459339B2 true JP3459339B2 (ja) | 2003-10-20 |
Family
ID=16042561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17809597A Expired - Fee Related JP3459339B2 (ja) | 1997-07-03 | 1997-07-03 | Ｐｐｍ方式を採用する変調回路、復調回路及び変復調回路システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6442200B1 (ja) |
| JP (1) | JP3459339B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3687947B2 (ja) * | 1999-03-17 | 2005-08-24 | シャープ株式会社 | 赤外線通信装置および通信方法、並びに情報機器装置 |
| US6700931B1 (en) * | 2000-07-06 | 2004-03-02 | Microchip Technology Incorporated | Method, system and apparatus for initiating and maintaining synchronization of a pulse position modulation (PPM) decoder with a received PPM signal |
| US7068946B2 (en) * | 2001-01-23 | 2006-06-27 | At&T Corp. | Modulation scheme for tedons |
| US7004124B2 (en) * | 2003-07-01 | 2006-02-28 | General Motors Corporation | Valve strategy for operating a controlled auto-ignition four-stroke internal combustion engine |
| US7310390B2 (en) * | 2003-10-30 | 2007-12-18 | Apple Inc. | Decoding coded data streams |
| US7150250B2 (en) * | 2004-07-26 | 2006-12-19 | General Motors Corporation | Valve and fueling strategy for operating a controlled auto-ignition four-stroke internal combustion engine |
| US7128047B2 (en) * | 2004-07-26 | 2006-10-31 | General Motors Corporation | Valve and fueling strategy for operating a controlled auto-ignition four-stroke internal combustion engine |
| US7152559B2 (en) * | 2004-07-26 | 2006-12-26 | General Motors Corporation | Valve and fueling strategy for operating a controlled auto-ignition four-stroke internal combustion engine |
| WO2006072935A1 (en) * | 2005-01-06 | 2006-07-13 | Infra-Com Ltd. | Error detection and correction for infrared pulse position modulation system |
| US7832370B2 (en) * | 2006-11-16 | 2010-11-16 | Gm Global Technology Operations, Inc. | Low-load operation extension of a homogeneous charge compression ignition engine |
| JP2018074375A (ja) * | 2016-10-28 | 2018-05-10 | 富士通株式会社 | クロック再生回路，半導体集積回路装置およびｒｆタグ |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4786985A (en) * | 1986-08-21 | 1988-11-22 | Ampex Corporation | Method and apparatus for extracting binary signals included in vertical blanking intervals of video signals |
| US4736237A (en) * | 1987-03-31 | 1988-04-05 | Rca Corporation | Chroma demodulation apparatus for use with skew corrected clock signal |
| US4841544A (en) * | 1987-05-14 | 1989-06-20 | The Charles Stark Draper Laboratory, Inc. | Digital direct sequence spread spectrum receiver |
| US4922537A (en) * | 1987-06-02 | 1990-05-01 | Frederiksen & Shu Laboratories, Inc. | Method and apparatus employing audio frequency offset extraction and floating-point conversion for digitally encoding and decoding high-fidelity audio signals |
| DE3728655A1 (de) * | 1987-08-27 | 1989-03-09 | Thomson Brandt Gmbh | Verfahren und/oder einrichtung zum demodulieren eines biphasesignales |
| US4857928A (en) * | 1988-01-28 | 1989-08-15 | Motorola, Inc. | Method and arrangement for a sigma delta converter for bandpass signals |
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