JPS6356738B2 - - Google Patents
Info
- Publication number
- JPS6356738B2 JPS6356738B2 JP58159084A JP15908483A JPS6356738B2 JP S6356738 B2 JPS6356738 B2 JP S6356738B2 JP 58159084 A JP58159084 A JP 58159084A JP 15908483 A JP15908483 A JP 15908483A JP S6356738 B2 JPS6356738 B2 JP S6356738B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- counter
- data
- received data
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 27
- 238000003708 edge detection Methods 0.000 claims description 6
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 claims description 2
- 230000008929 regeneration Effects 0.000 description 3
- 238000011069 regeneration method Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000011017 operating method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0262—Arrangements for detecting the data rate of an incoming signal
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、データ受信装置において受信データ
の速度を判定する速度判定回路に関するものであ
る。
の速度を判定する速度判定回路に関するものであ
る。
従来は、或る伝送速度でデータを伝送する伝送
システムに接続されていた受信装置を、他の伝送
速度をもつ他の伝送システムに切り換えてデータ
を受信する場合には、切り換えに先立つてシステ
ム側から、次に接続されるシステムのデータ伝送
速度を受信装置に報知してやり、受信装置はそれ
を解読して、その後になされる伝送速度の切換に
備えるという方法が採られていた。このため、切
換前と後の両システムにおいて、切換を行なうた
めの特別な動作手順を用意する必要が生じ、シス
テム動作が複雑になるという欠点があつた。
システムに接続されていた受信装置を、他の伝送
速度をもつ他の伝送システムに切り換えてデータ
を受信する場合には、切り換えに先立つてシステ
ム側から、次に接続されるシステムのデータ伝送
速度を受信装置に報知してやり、受信装置はそれ
を解読して、その後になされる伝送速度の切換に
備えるという方法が採られていた。このため、切
換前と後の両システムにおいて、切換を行なうた
めの特別な動作手順を用意する必要が生じ、シス
テム動作が複雑になるという欠点があつた。
また従来は、伝送速度が切り換えられた場合、
受信装置の側で予測される複数の伝送速度のそれ
ぞれについて装置を設定してデータの受信を試
み、有意なデータの受信がなされたときの伝送速
度をその時点における真の伝送速度と判定する方
法も採られているが、この方法によると、予測さ
れる伝送速度の数が多い場合など、伝送速度の判
定に時間を要し、切換後受信装置において正しく
データが受信されるようになるまでに時間がかか
りすぎるという欠点があつた。
受信装置の側で予測される複数の伝送速度のそれ
ぞれについて装置を設定してデータの受信を試
み、有意なデータの受信がなされたときの伝送速
度をその時点における真の伝送速度と判定する方
法も採られているが、この方法によると、予測さ
れる伝送速度の数が多い場合など、伝送速度の判
定に時間を要し、切換後受信装置において正しく
データが受信されるようになるまでに時間がかか
りすぎるという欠点があつた。
本発明は、上述の如き従来技術の欠点を除去す
るためになされたものであり、従つて本発明の目
的は、伝送速度の切換がなされた場合に、システ
ム側を煩わすことなく、受信装置の側で短時間に
簡易に伝送速度の判定を行なうことを可能にする
受信データ速度判定回路を提供することにある。
るためになされたものであり、従つて本発明の目
的は、伝送速度の切換がなされた場合に、システ
ム側を煩わすことなく、受信装置の側で短時間に
簡易に伝送速度の判定を行なうことを可能にする
受信データ速度判定回路を提供することにある。
本発明による受信データ速度判定回路は、受信
データパルスの系列を入力され、該系列を構成す
る各パルスのエツジを検出して出力するエツジ検
出回路と、検出されたエツジの数をカウントする
計数回路と、一定のタイミングで前記計数回路を
周期的にリセツトするリセツト回路とから成り、
該リセツト回路におけるリセツトタイミングなら
びに計数回路の計数容量と関連して前記計数回路
における特定桁に特定の論理値が立つか否かを監
視することにより、前記受信データパルス系列の
伝送速度を判定するようにしたことを特徴として
いる。
データパルスの系列を入力され、該系列を構成す
る各パルスのエツジを検出して出力するエツジ検
出回路と、検出されたエツジの数をカウントする
計数回路と、一定のタイミングで前記計数回路を
周期的にリセツトするリセツト回路とから成り、
該リセツト回路におけるリセツトタイミングなら
びに計数回路の計数容量と関連して前記計数回路
における特定桁に特定の論理値が立つか否かを監
視することにより、前記受信データパルス系列の
伝送速度を判定するようにしたことを特徴として
いる。
次に図を参照して本発明の一実施例を説明す
る。
る。
第１図は本発明の一実施例を示すブロツク図で
ある。同図において、１は受信データ入力端子、
２は位相修正用高サンプリングクロツク用端子、
３はタイマ入力端子、４は伝送速度判定出力端子
（バイナリカウンタＣの最上位桁MSBに接続され
ている）、である。またＢは受信装置における受
信データ読取のためのクロツクの再生回路、Ｅは
入力データパルスのエツジ検出回路、ＤはＤ―フ
リツプフロツプ、EXは排他的論理和回路、Ｃは
３ビツトのバイナリカウンタである。
ある。同図において、１は受信データ入力端子、
２は位相修正用高サンプリングクロツク用端子、
３はタイマ入力端子、４は伝送速度判定出力端子
（バイナリカウンタＣの最上位桁MSBに接続され
ている）、である。またＢは受信装置における受
信データ読取のためのクロツクの再生回路、Ｅは
入力データパルスのエツジ検出回路、ＤはＤ―フ
リツプフロツプ、EXは排他的論理和回路、Ｃは
３ビツトのバイナリカウンタである。
第２図は第１図の回路における各部信号のタイ
ムチヤートである。
ムチヤートである。
第１図、第２図を参照して回路動作を説明す
る。この例においては第２図ａ，ｂに示したよう
な、クロツク周期の異なる（つまり伝送速度の異
なる）２種類のデータを判別するものとする。
る。この例においては第２図ａ，ｂに示したよう
な、クロツク周期の異なる（つまり伝送速度の異
なる）２種類のデータを判別するものとする。
なお、第２図ａ，ｂでは、データを表わすもの
としてクロツクを表示しているが、クロツクの抽
出可能なデータに於ては、その伝送速度に匹敵す
る単位時間当りのデータパルスのパルス・エツジ
の個数が存在するので、クロツクをデータの代り
に掲げて説明しても、データ伝送速度判定につい
ての一般性が失なわれることにはならない。
としてクロツクを表示しているが、クロツクの抽
出可能なデータに於ては、その伝送速度に匹敵す
る単位時間当りのデータパルスのパルス・エツジ
の個数が存在するので、クロツクをデータの代り
に掲げて説明しても、データ伝送速度判定につい
ての一般性が失なわれることにはならない。
さて、端子１に入力データ信号ａ又はｂが入力
された場合、エツジ検出回路Ｅの出力には、ｃ又
はｄに示す如きエツジ（微分出力）が得られる。
これを３ビツトのカウンタＣに入力するが、ｅの
ごとくに、図示せざるタイマによつてリセツトパ
ルスを端子３より入力してカウンタＣをリセツト
することにより、伝送速度判定出力端子４には、
ｆ又はｇのような出力が得られ、入力データ信号
がａであるかｂであるかの判定が可能となる。
された場合、エツジ検出回路Ｅの出力には、ｃ又
はｄに示す如きエツジ（微分出力）が得られる。
これを３ビツトのカウンタＣに入力するが、ｅの
ごとくに、図示せざるタイマによつてリセツトパ
ルスを端子３より入力してカウンタＣをリセツト
することにより、伝送速度判定出力端子４には、
ｆ又はｇのような出力が得られ、入力データ信号
がａであるかｂであるかの判定が可能となる。
説明を補足する。バイナリカウンタＣはこの場
合、３ビツトの容量をもつから、その最上位桁
MSBに論理１が立つためには、２進数にして
〔001〕個のパルスまたはそれ以上の個数のパルス
が、カウンタがリセツトされるまでに入力する必
要がある。〔001〕は10進数にして４であるから、
４個およびそれ以上のパルスがカウンタＣに、リ
セツトされる前に入力すると、判定出力端子４に
おいて出力を見ることができる。
合、３ビツトの容量をもつから、その最上位桁
MSBに論理１が立つためには、２進数にして
〔001〕個のパルスまたはそれ以上の個数のパルス
が、カウンタがリセツトされるまでに入力する必
要がある。〔001〕は10進数にして４であるから、
４個およびそれ以上のパルスがカウンタＣに、リ
セツトされる前に入力すると、判定出力端子４に
おいて出力を見ることができる。
第２図において明らかなように、エツジｄが４
個入力した時点でカウンタＣの最上位桁MSBの
出力（判定出力端子４の出力ｆ）が立ち上り、次
にタイマ入力端子３より到来するリセツトパルス
ｅによりカウンタＣはリセツトされてMSBの出
力も立ち下る。
個入力した時点でカウンタＣの最上位桁MSBの
出力（判定出力端子４の出力ｆ）が立ち上り、次
にタイマ入力端子３より到来するリセツトパルス
ｅによりカウンタＣはリセツトされてMSBの出
力も立ち下る。
他方、エツジｃについては、その個数が少ない
ので、MSBの出力が立ち上ることはないので、
入力端子１に入力されたデータがａであるかｂで
あるかは、判定出力端子４の出力を監視すること
により容易に判定できる。
ので、MSBの出力が立ち上ることはないので、
入力端子１に入力されたデータがａであるかｂで
あるかは、判定出力端子４の出力を監視すること
により容易に判定できる。
ここで、端子２より入力される高サンプリング
クロツクは、入力データの伝送速度より十分高い
周波数である必要がある。また、リセツトパルス
間隔は、雑音により、エツジパルスが疑似的に増
減しても、カウンタＣからの出力（この場合カウ
ンタの最上位桁MSB）で、ｆまたはｇのごとく、
区別がつくように設定しなければならない。
クロツクは、入力データの伝送速度より十分高い
周波数である必要がある。また、リセツトパルス
間隔は、雑音により、エツジパルスが疑似的に増
減しても、カウンタＣからの出力（この場合カウ
ンタの最上位桁MSB）で、ｆまたはｇのごとく、
区別がつくように設定しなければならない。
この例に於ては、２種類の伝送速度の判別を行
なうものとして説明したが、もつと多種類の伝送
速度を判定したい場合についても、カウンタＣの
計数容量を増加させ、リセツトパルスの間隔を適
正にとれば、簡単な論理回路をカウンタＣの後段
に付加することによりそれが可能となる。
なうものとして説明したが、もつと多種類の伝送
速度を判定したい場合についても、カウンタＣの
計数容量を増加させ、リセツトパルスの間隔を適
正にとれば、簡単な論理回路をカウンタＣの後段
に付加することによりそれが可能となる。
なお、本実施例では、エツジ検出回路Ｅは、受
信データを読取るために必要なクロツクを受信装
置側で受信データから再生するのに用いるクロツ
ク再生回路に含まれているものを利用している
が、これに限らず、独立に用意してもよいことは
勿論である。
信データを読取るために必要なクロツクを受信装
置側で受信データから再生するのに用いるクロツ
ク再生回路に含まれているものを利用している
が、これに限らず、独立に用意してもよいことは
勿論である。
以上説明したように、本発明によれば、入力デ
ータ信号より、簡易な回路によつて、自動的にデ
ータ伝送速度を判定することができるので、例え
ば、同じ周波数帯を利用した異なる複数の移動通
信システムがサービスエリアに混在していて、何
れのシステムにもアクセス可能な移動無線機にお
いて、該無線機のエリア内の移動に伴つてアクセ
スすべきシステムの選択が必要になつた場合、入
力データ列よりデータ伝送速度を判別し、それに
よりシステムが切り換わつたことを即時に自動的
に判断してシステム選択に対処することができ、
各システムにおいて、移動無線機におけるシステ
ム相互間切替のために従来のシステムに動作手順
上の修正を加えてやる必要もなくなると共に、移
動無線機においてシステム相互間切替に要する遅
延時間も発生しなくなるほどの利点がある。
ータ信号より、簡易な回路によつて、自動的にデ
ータ伝送速度を判定することができるので、例え
ば、同じ周波数帯を利用した異なる複数の移動通
信システムがサービスエリアに混在していて、何
れのシステムにもアクセス可能な移動無線機にお
いて、該無線機のエリア内の移動に伴つてアクセ
スすべきシステムの選択が必要になつた場合、入
力データ列よりデータ伝送速度を判別し、それに
よりシステムが切り換わつたことを即時に自動的
に判断してシステム選択に対処することができ、
各システムにおいて、移動無線機におけるシステ
ム相互間切替のために従来のシステムに動作手順
上の修正を加えてやる必要もなくなると共に、移
動無線機においてシステム相互間切替に要する遅
延時間も発生しなくなるほどの利点がある。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の回路における各部信号のタイム
チヤート、である。 符号説明 １……入力データ端子、２……位相
修正用高サンプリングクロツク端子、３……タイ
マ入力端子、４……伝送速度判定出力端子、Ｂ…
…クロツク再生回路（ビツト同期回路）、Ｅ……
エツジ検出回路、Ｄ……Ｄ型フリツプフロツプ、
EX……排他的論理和回路、Ｃ……３ビツトのバ
イナリカウンタ。
第２図は第１図の回路における各部信号のタイム
チヤート、である。 符号説明 １……入力データ端子、２……位相
修正用高サンプリングクロツク端子、３……タイ
マ入力端子、４……伝送速度判定出力端子、Ｂ…
…クロツク再生回路（ビツト同期回路）、Ｅ……
エツジ検出回路、Ｄ……Ｄ型フリツプフロツプ、
EX……排他的論理和回路、Ｃ……３ビツトのバ
イナリカウンタ。
Claims (1)
- １ 受信データパルスの系列を入力され、該系列
を構成する各パルスのエツジを検出して出力する
エツジ検出回路と、検出されたエツジの数をカウ
ントする計数回路と、一定のタイミングで前記計
数回路を周期的にリセツトするリセツト回路とか
ら成り、該リセツト回路におけるリセツトタイミ
ングならびに計数回路の計数容量と関連して前記
計数回路における特定桁に特定の論理値が立つか
否かを監視することにより、前記受信データパル
ス系列の伝送速度を判定するようにしたことを特
徴とする受信データ速度判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159084A JPS6052144A (ja) | 1983-09-01 | 1983-09-01 | 受信デ−タ速度判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159084A JPS6052144A (ja) | 1983-09-01 | 1983-09-01 | 受信デ−タ速度判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6052144A JPS6052144A (ja) | 1985-03-25 |
| JPS6356738B2 true JPS6356738B2 (ja) | 1988-11-09 |
Family
ID=15685875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159084A Granted JPS6052144A (ja) | 1983-09-01 | 1983-09-01 | 受信デ−タ速度判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052144A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3147038B2 (ja) | 1997-05-12 | 2001-03-19 | 日本電気株式会社 | ビットレート選択型タイミング抽出器、ビットレート選択型識別再生器およびビットレート選択型光再生中継器 |
-
1983
- 1983-09-01 JP JP58159084A patent/JPS6052144A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6052144A (ja) | 1985-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62151053A (ja) | ノイズ除去回路 | |
| CA1065061A (en) | Cpu-1/0 bus interface for a data processing system | |
| JP2641999B2 (ja) | データ・フォーマット検出回路 | |
| US4606050A (en) | System for detecting and recovering a transmitted signal | |
| KR900008596B1 (ko) | 메시지 데이타를 수신할 수 있는 페이징 수신기 | |
| US3783383A (en) | Low disparity bipolar pcm system | |
| WO1983001159A1 (en) | Zero-crossing interpolator to reduce isochronous distortion in a digital fsk modem | |
| US4736394A (en) | Interface circuit for transmitting and receiving data | |
| US4330862A (en) | Signal characteristic state detector using interval-count processing method | |
| JP3459339B2 (ja) | Ｐｐｍ方式を採用する変調回路、復調回路及び変復調回路システム | |
| JPS6356738B2 (ja) | ||
| US3810155A (en) | Method and apparatus for coding a data flow carrying binary information | |
| JP2947074B2 (ja) | フレーム同期検出回路 | |
| US4644563A (en) | Data transmission method and system | |
| EP0371357B1 (en) | Method of determination of signal reception time by means of correlation technique | |
| US4276651A (en) | Clock circuitry for a data communication system | |
| US3878510A (en) | Addressable switch with variable interval blinding | |
| JPH0194723A (ja) | デイジタル信号の分周装置 | |
| US4868853A (en) | Demodulation circuit for digital modulated signal | |
| JPH0568136B2 (ja) | ||
| JPS6245255A (ja) | デ−タ受信方式 | |
| JPH0241049A (ja) | 位相変復調装置の同期制御回路 | |
| RU2043652C1 (ru) | Устройство для сопряжения эвм с каналом связи | |
| JP2619939B2 (ja) | 同期パターン検出回路 | |
| KR910006000B1 (ko) | 고속 데이타-클럭동기프로세서 |