DE10197028T5

DE10197028T5 - Technik zur Stabilisierung der Chrominanzhilfsträgererzeugung in einem digitalen Line-locked-Videosystem

Info

Publication number: DE10197028T5
Application number: DE10197028T
Authority: DE
Inventors: Ara San Jose Bickaki
Original assignee: Fairchild Semiconductor Inc; Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Inc; Fairchild Semiconductor Corp
Priority date: 2000-10-31
Filing date: 2001-10-23
Publication date: 2004-04-29
Also published as: WO2002037862A3; JP2004533130A; CN1473440A; USRE41399E1; WO2002037862A2; AU2002232805A1; CN100446575C; US6741289B1; TW546953B

Abstract

Verfahren zur Stabilisierung der Chrominanzhilfsträgererzeugσung in einem Videosignal, umfassend die Schritte:
a. Berechnen einer in einer Ausgangssignalform auftretenden Zeitverschiebung;
b. Umwandeln der Zeitverschiebung in eine äquivalente Phasenverschiebung; und
c. Senden einer Phasenkorrekturzahl an einen Signalformgeneratorblock entsprechend der äquivalenten Phasenverschiebung.

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft das Gebiet von Line-locked-Videosystemen. Genauer gesagt betrifft die vorliegende Erfindung das Gebiet der Korrektur von Phasenverschiebungen in einem Chrominanzhilfsträger, die von dem System im Genlocking-Prozeß verursacht sind.
Hintergrund der Erfindung
Ein Line-locked-Videosystem ist ein digitales System, das ein zeilenweises analoges Signal erfaßt. Ein Beispiel eines derartigen Systems wäre ein Videodecoder. Jedes von dem System erfaßte Zeilensignal enthält einen Synchronisierimpuls und einen „Farb-Burst", von denen keiner Information überträgt, die auf dem Bildschirm angezeigt wird. Der Synchronisierimpuls wird so benutzt, daß ein Genlock-PLL das analoge Signal orten und darauf synchronisieren kann. Der „Farb-Burst" ist eine Reihe von acht Zyklen auf der Hilfsträgerfrequenz, die in Austastintervallen zum Synchronisieren des Fernsehempfängers auf das Chrominanzsignal erscheinen. Der Anzeigeteil des Signals wird sowohl nach dem Synchronisierimpuls als auch dem „Farb-Burst"-Teil des Signals übertragen. Aufgrund der kontinuierlichen Änderung des Takt(CLK)-Signals von dem Genlocking-Schritt wird gewöhnlich eine Störung in dem Chrominanzhilfsträger-PLL erzeugt, die zu einer Phasenverschiebung und demzufolge zu einem Farbstreifenbildfehler führen wird. Eine ausführlichere Beschreibung des Hintergrundes ist unten dargelegt.
Das Composite-Videosignal enthält Information, die von einem Videosystem zum Erzeugen eines Videobildes auf einer Anzeige, einem Bildschirm oder Fernseher verwendet wird. Jede Periode in dem horizontalen Teil eines Composite-Videosignals enthält Information, die eine horizontale Ausgabezeile repräsentiert, die auf der Videoanzeige, dem Bildschirm beziehungsweise Fernseher auszugeben ist. Jede horizontale Periode enthält einen horizontalen Synchronisierimpuls, ein Burst-Signal und ein Videoinformationssignal. In vielen Videoübertragungssystemen wird Farb- beziehungsweise Chrominanzinformation durch eine besondere Phase des Chrominanzhilfsträgersignals repräsentiert, das mit Farbinformation amplitudenmoduliert ist. Der horizontale Synchronisierimpuls wird von einem Phasenregelkreis zum Synchronisieren des Systems zum Anzeigen der nächsten horizontalen Zeile mit Videoinformation verwendet. Das Burst-Signal wird zum Synchronisieren der Phase und Frequenz eines lokalen Oszillators mit denjenigen des Kodieroszillators verwendet, so daß Farbinformation in seine Basisbandfarbdifferenzkomponenten „dekodiert" werden kann.
Ein Videobild beziehungsweise -frame besteht aus einer Anzahl von horizontalen Zeilen, die in der Videoanzeige enthalten sind. Zum Anzeigen eines Videobildes beziehungsweise -frame beginnt das Videosystem an der Oberseite des Bildschirms und zeigt es die Information in dem Composite-Videosignal in Form einer horizontalen Zeile zu einem Zeitpunkt. Die Information für jede horizontale Zeile ist in einer horizontalen Periode des Composite-Videosignals enthalten. Nach jeder horizontalen Periode geht das Videosystem zur nächsten Zeile und zeigt es die Information in der nächsten horizontalen Periode des Composite-Videosystems an. Dies setzt sich fort, bis das Videosystem die untere Zeile auf der Videoanzeige erreicht. Nach Anzeigen der Videoinformation auf der unteren Zeile der Videoanzeige muß das Videosystem sich selbst zur Oberseite der Anzeige zurücksetzen, um init der Anzeige des nächsten Frame zu beginnen. Damit sich das System selbst zur Oberseite der Videoanzeige zurücksetzen kann, ist eine vertikale Austastperiode in dem Composite-Videosignal hinter der Videoinformation für jeden Frame enthalten. Diese vertikale Austastperiode gestattet dem Videosystem, zur Oberseite der Videoanzeige zurückzusetzen und mit dem Anzeigen der Information für die horizontalen Zeilen des nächsten Frame zu beginnen. Somit wird eine Anzahl von horizontalen Perioden, die ausreicht, um einen Frame beziehungsweise Bildschirm zu umfassen, in dem Composite-Videosignal zusammengebracht. Zwischen jedem Frame enthält das Composite-Videosignal eine vertikale Austastperiode, die dem Videosystem gestattet, ein vertikales Zurücksetzen durchzuführen und die Anzeige des nächsten Frame durch Zurückgehen nach oben zur Oberseite der Videoanzeige vorzubereiten.
In dieser Systemart wird eine Genlock-PLL-Einrichtung zum Aufsynchronisieren und Ausrichten mit dem Synchronisierimpulsteil des Signals verwendet. In dem Empfängerteil dieses Systems wird ein Chrominanzhilfsträger-PLL benutzt, um den „Farb-Burst"-Teil des analogen Signals zu detektieren und darauf zu synchronisieren. Diese zwei PLL teilen sich ein gemeinsames CLK-Signal. Wenn der Genlock-PLL auf das Videosignal synchronisiert und ausrichtet, wird das CLK entsprechend eingestellt. Wegen dieser Anordnung besteht das Problem, das leicht angetroffen wird, in einer Phasenverschiebungsstörung der SINE-Welle in dem Chromninanzhilfsträger-PLL in dem Empfänger. Diese Störung wird durch das simulta ne Aufsynchronisieren der Genlock-Einrichtung verursacht, wodurch ein kontinuierliches Ändern des CLK-Signals verursacht wird.
Zusammenfassung der Erfindung
Die in dieser Patentanmeldung beschriebene Technik zur Stabilisierung der Chrominanzhilfsträgererzeugung in einem digitalen Line-locked-Videosystem enthält mehrere Schritte. Diese Technik enthält das Berechnen einer in einer Ausgangswellenform auftretenden Zeitverschiebung, Umwandeln der Zeitverschiebung in eine äquivalente Phasenverschiebung und letztendlich Senden einer Phasenkorrekturzahl an einen Signalformgeneratorblock entsprechend der äquivalenten Phasenverschiebung.
Als erstes wird die Zeitverschiebung in der Ausgangssignalform berechnet. Dies wird durch Berechnen eines DELT-Wertes vorgenommen, der für die Zeitdauer repräsentativ ist, um die die Augangssignalform verschoben ist.
DELT wird durch Multiplizieren der Summe einer Folge von digitalen Zahlen, die von dem Begrenzer ausgegeben werden, mit dem Verzögerungswert eines Verzögerungselements berechnet. Die Beziehung ist gegeben durch: DELT = B·TAU, wobei B die Summe der Begrenzerausgaben und TAU der Verzögerungswert eines Verzögerungselementes ist.
Zweitens wird die mittlere Periode der Ausgangssignalform TAV berechnet. Dies Beziehung ist gegeben durch TAV = (2m/F2/·((32-Q)·TAU), wobei TAU wieder der Verzögerungswert ist, F2 die Frequenzsteuerzahl von dem Hilfsträger-Phasenregelkreis ist, Q eine Darstellung des Mittelwertes der Clockout-Periode ist und m die Anzahl von Bits ist, die in dem Register des Signalformgeneratorblocks gespeichert sind.
Der nächste Schritt, den diese Technik implementiert, besteht darin, die Zeitverschiebung in eine äquivalente Phasenverschiebung der Ausgangssignalform beziehungsweise DELP umzuwandeln. Diese Beziehung ist gegeben durch: DELP = Fracof·((B·F2/2m(32-Q)))·360.
In dieser Formel repräsentiert der Term Fracof die gebrochene zyklische Verschiebung.
Der letzte Schritt besteht darin, eine Phasenkorrekturzahl, durch PHQ repräsentiert, an den Signalformgeneratorblock entsprechend dem berechneten Wert von DELP zu senden. Diese Beziehung ist gegeben durch: PHQ = Fracof·((-B·F2)/(2m*(32-Q)))·2k.
In dieser Darstellung ist der Wert von k die Anzahl von Bits in der Nachschlagetabelle des Signalformgeneratorblocks. Die Phasenkorrekturzahl wird die Phasenverschiebung von der Ausgangssignalform für jede Videozeile beseitigen.
Kurze Beschreibung der Zeichnungen
1 stellt ein schematisches Blockdiagramm einer vereinfachten Kabel/Satelliten-Set-Top-Box mit einem zusätzlichen analogen Eingang dar, die eine Ausführungsform der vorliegenden Erfindung enthält.
1a stellt ein schematisches Blockdiagramm eines digitalen und analogen Videomixing-Systems mit einer Ausführungsform der vorliegenden Erfindung dar.
2 stellt ein schematisches Blockdiagramm der bevorzugten Ausführungsform der vorliegenden Erfindung dar.
3 stellt ein schematisches Blockdiagramm einer Taktgeberschaltung der vorliegenden Erfindung dar.
4 stellt ein schematisches Blockdiagramm eines Digital Loop Filters und einer Phasenakkumulatorlogik der vorliegenden Erfindung dar.
5 stellt ein schematisches Blockdiagramm eines Signalformgenerators (DDS) der vorliegenden Erfindung dar.
6 stellt ein schematisches Blockdiagramm einer alternativen Ausführungsform des Signalformgenerators (DDS) der vorliegenden Erfindung dar.
7 stellt ein schematisches Blockdiagramm eines Phasenkorrekturblocks der vorliegenden Erfindung dar.
Detaillierte Beschreibung einer bevorzugten Ausführungsform
In der bevorzugten Ausführungsform der vorliegenden Erfindung stellt das in 1 gezeigte System eine vereinfachte Kabel/Satelliten-Set-Top-Box dar. Es besteht aus einem Videodecoder 101, der das analoge Eingangssignal digitalisiert und aufbereitet, einem MPEG-Decoder 102, der den digitalen Kabel/Satellitenvideostrom dekomprimiert, eine Misch/Überlagerungsschaltung 103, die die zwei für Bild-in-Bild-Überlagerungsmenüs, Überblenden etc. oder einfaches Schalten von einem zum anderen kombiniert und letztendlich einem digitalen Videokodierer 104, der die kombinierte digitale Ausgabe der Überlagerungsschaltung 103 nimmt, sie in das analoge Composite-Videoformat umwandelt, das danach zu einer Anzeigeeinheit 105 gesendet wird. Die Systemuhr für die Überlagerungsschaltung 103, den digitalen Videokodierer 104 und das Back-End des MPEG-Dekoders 102 wird von der Genlock-Schaltung bereitgestellt, die in dem Videodecoder eingebettet ist. Bevor irgendeine Mischung des digitalen MPEG-Stromes und des digitalisierten analogen Videos durchgeführt werden kann, müssen die zwei horizontal und vertikal synchronisiert werden.
In einem Line-locked-System wird dies erzielt, indem man die Genlock-Schaltung den Systemtakt modulieren läßt, bis der Videodecoder 101, MPEG-Decoder 102 und der digitale Videokodierer 104 alle mit der analogen Quelle abgeglichen sind. Genau genommen wird das Aufsynchronisieren des Kodierers gewöhnlich durch die HLV sync durchgeführt und das Aufsynchronisieren des Decoders auf die analoge Quelle durch Modulieren des Systemtakts durchgeführt. Mit einer rauschigen analogen Videoquelle, wie zum Beispiel einem VCR, erfordert dieser Aufsynchronisierprozeß kontinuierliche Einstellungen, wenn sich die Zeitbasis des eintreffenden Videos ändert. Dies erfordert, daß der Systemtakt entsprechend zu beschleunigen oder abzubremsen ist. Das Hauptproblem beim Modulieren des Takts besteht in den Chrominanzhilfsträgererzeugungsblöcken, die sowohl in dem Videodecoder 101 als auch in dem digitalen Videokodierer 104 verwendet werden. Derjenige in dem Videodecoder 101 synchronisiert auf den Chrominanzhilfsträger des empfangenen analogen Videos, um die Hochfrequenzchrominanz in seine Basisbandfarbdifferenzsignale zu demodulieren.
Der Chrominanzhilfsträgererzeugungsblock in dem digitalen Videokodierer 104 führt das Gegenteil durch und moduliert die Basisbandfarhdifferenzsignale in ein Hochfrequenzchrominanzsignal. Nahezu allgemein wird ein Direct-Digital-Synthesis (DDS)-Lösungsansatz (6) zum Erzeugen des Chrominanzhilfsträgers sowohl in dem Videodecoder 101 als auch dem digitalen Videokodierer 104 verwendet. In diesem Lösungansatz sind die Frequenz und Phase der erzeugten sinusförmigen Signalform eine direkte Funktion des Systemtakts. Somit führen Modulationen in dem Systemtakt zu Phasenverschiebungen in der erzeugten Hilfsträgersignalform. Dies setzt sich in sehr störende Farbbildfehler, speziell an der Oberseite des Bildschirmes, um. Der Hilfsträger-PLL in dem Videodecoder 101 kompensiert in gewissem Maße die Chroma-Hilfsträgerphasen- und -frequenzdrifts aufgrund sehr langsamer Variation beziehungsweise stationärer Fehler in der Zeitbasis des eintreffenden analogen Videos. In diesem Sinne ist es von Vorteil, die DDS in dem digitalen Videokodierer 101 auf derjenigen in dem Videodecoder 101 zu sichern, d.h. dieselbe Frequenzsteuerzahl F2 beiden aufzuzwingen.
Jedoch sind die Hilfsträger-PLLs derart gestaltet, daß sie sehr kleine Bandbreiten aufweisen, um Jitter in dem Farbhilfsträger zu minimieren. Somit können sie nicht Farbhilfsträgerphasenverschiebungen aufgrund schneller Änderungen in der analogen Videozeitbasis, wie zum Beispiel im Falle von VCR-Kopfumschalter oder -Bandwobbelung, korrigieren. Eine potentielle Lösung dieses Problems wird in dem periodischen Zurücksetzen der Phase des Hilfsträgers liegen. Dies wird jedoch ein Reset-Signal mit einer sehr stabilen Zeitbasis erfordern. Da der instabile Systemtakt nicht verwendet werden kann, wird eine separate quarzgesteuerte Reset-Schaltung notwendig sein, wodurch das Gesamtsystem kompliziert wird.
Eine alternative Ausführungsform ist in der 1a gezeigt. Hier wird das Mischen in dem analogen Bereich durchgeführt. Es gibt nur eine DDS, nämlich diejenige in dem Videokodierer 104. Der Hilfsträger-PLL befindet sich in dem Genlocking-Überlagerungsprozessor 106. Ein Phasendetektor mißt die relative Phase des von dem Kodierer kommenden Hilfsträgers zu derjenigen in der analogen Quelle. Die Frequenzzahl F2 wird von dem Hilfsträger-PLL dy namisch aktualisiert (einmal pro Zeile) und zum Kodierer gesendet, um die zwei Hilfsträger aufzusynchroniseren. Ähnlich wie 1 wird ein Phasenkorrekturterm zum Kompensieren von Zeitbasisvariationen beim analogen Video gesendet.
Wiederum in einer alternativen Ausführungsform wird der Effekt der Systemtaktmodulation auf die Phase der Hilfsträgererzeugung berechnet und ein Phasenkorrekturterm auf sowohl den DDS-Block in dem Videodecoder 101 als auch denjenigen in dem digitalen Videokodierer 104 angewandt. Zum Verfolgen von sich langsam verändernden Zeitbasisfehlern wird die Frequenzsteuerzahl F2 von dem Hilfsträger-PLL in dem Videodecoder 101 auch gesendet.
In der bevorzugten Ausführungsform der vorliegenden Erfindung wird der Effekt der Systemtaktmodulation auf die Phase der Hilfsträgererzeugung berechnet und ein Phasenkorrekturterm auf sowohl den Signalformgeneratorblock (DDS) in dem Videodecoder 101 als auch denjenigen in dem digitalen Videokodierer 104 angewandt. Zum Verfolgen von sich langsam ändernden Zeitbasisfehlern wird die Frequenzsteuerzahl F2 von dem Hilfstträger-PLL in dem Videodecoder 101 auch gesendet.
In der bevorzugten Ausführungsform der vorliegenden Erfindung können sich der Taktgeber 206 und der Signalformgenerator 216 auch in separaten integrierten Schaltkreisen befinden.
In derartigen Fällen ist es wünschenswert, eine Technik zu haben, die die Schnittstelle zwischen den zwei Chips vereinfachen wird und dennoch damit fortfährt, irgendwelche Phasenverschiebungen zu beseitigen, die in der Ausgabesignalform aufgrund der Modulation des CLOCKOUT als eine Folge von Zeitbasisvariationen in der Videoquelle 200 verursacht sind. Diese neue Technik besteht aus dem genauen Messen des Ausmaßes der Phasenverzerrung, die in der OUTPUT WAVEFORM verursacht wird, wenn die Zeitbasis der Videoquelle 200 variiert, für jede Videozeile, und Senden eines Korrekturterms einmal pro Videozeile, der diese Verzerrung rückgängig machen wird. Da dieser Korrekturterm mit der niedrigen Zeilenrate gesendet werden muß und keine Synchronisation mit CLOCKOUT erfordert, kann er in dem Parallel-Seriell-Umsetzer 219 in serielle Form gebracht werden und kann ein einziger Leiter zwischen den zwei Chips verwendet werden, um ihn einmal pro Videozeile seriell zu senden.
Zum Implementieren dieser neuen Technik ist die in 2 und 3 gezeigte Architektur derart modifiziert, daß der Betrag der von dem digital loop Filter 214 durchgeführten Zeitkorrektur berechnet werden kann. Speziell sind der digital loop Filter 214 und die Phasenakkumulationslogik 308 in einem in 4 gezeigten einzigen Block kombiniert.
3 stellt ein schematisches Blockdiagramm der in 2 dargestellten Taktgeberschaltung 206 dar. Eine Gruppe von sechzehn Verzögerungselemente 1-16 bildet einen Ringoszillator 300. Somit sind die Verzögerungselemente 1-16 in einem Ring in Reihe gekoppelt, so daß ein Ausgang des letzten Verzögerungelements 16 mit einem Eingang des ersten Verzögerungselements 1 gekoppelt ist. Vorzugsweise weist jedes der Verzögerungselemente 1-16 eine identische Durchlaufverzögerung, von einem zum anderen, auf. Gemäß der bevorzugten Ausführungsform sind alle Verzögerungselemente 1-16 in einem einzigen integrierten Schaltkreis simultan hergestellt, so daß irgendwelche durch den Herstellprozeß induzierten Variationen in der Durchlaufverzögerung in jedem der Verzögerungselemente 1-16 identisch sein werden. Ein von einem Oszillator 302 erzeugtes Taktsignal CLOCK IN wird an einen ersten Eingang eines Phasenkomparators 304 angelegt, während der Ausgang des letzten Verzögerungselements 16 mit einem zweiten Eingang des Phasenkomparators 304 gekoppelt ist. Ein Ausgang DELAY ADJUST des Phasenkomparators 304 ist zum Einstellen eines Verzögerungsbetrages für jedes Verzögerungselement 1-16 gekoppelt. Ein Ausgang jedes Verzögerungselements 1-16 ist mit einem jeweiligen Eingang D₀-D₁₅ eines Multiplexers 306 gekoppelt.
Der Oszillator 302 ist vorzugsweise ein Quarzoszillator zur Sicherstellung von Genauigkeit und Stabilität des Taktsignals CLOCK IN und kann eine Teilerschaltung zum Reduzieren der Frequenz des Taktsignals CLOCK IN von der Quarzfrequenz enthalten. Somit weist das Taktsignal CLOCK IN eine präzise gesteuerte Frequenz auf. Das Taktsignal CLOCK IN wird von dem Phasenkomparator 304 mit dem von dem letzten Verzögerungselement 16 ausgehenden Signal verglichen. Der Phasenkomparator 304 stellt simultan die Verzögerung aller Verzögerungselemente 1-16 ein, so daß die kombinierte Verzögerung für alle Verzögerungselemente 1-16 gleich einem Zyklus des Taktsignals CLOCK IN ist. Somit weist jeder Eingang D₀-D₁₅ des Multiplexers 306 dieselbe Frequenz wie das Taktsignal CLOCK IN, aber eine eindeutige Phase auf. Der letzte Eingang D₁₅ weist dieselbe Phase wie das Taktsignal CLOCK IN auf.
Da sechzehn Verzögerungselemente vorhanden sind, sind sechzehn unterschiedliche Taktphasensignale verfügbar, es kann jedoch, falls gewünscht, eine andere Anzahl von Verzögerungselementen benutzt werden. Wenn sowohl steigende als auch hintere Flanken verwendet werden, sind außerdem zweiunddreißig unterschiedliche Taktphasensignale verfügbar. 3 stellt einen Phasenregelkreis zum Steuern der Verzögerung der Verzögerungselemente 1-16 dar. Es wird ersichtlich sein, daß andere Mittel zum Steuern der Verzögerung der Verzögerungselemente 1-16, wie zum Beispiel ein Frequenzregelkreis oder ein Verzögerungsregelkreis, verwendet werden können. Unter Bezugnahme auf die 3 kann ein Verzögerungsregelkreis durch Koppeln des Eingangs des ersten Verzögerungselements 1 mit dem ersten Eingang des Phasenkomparators 304 (gemeinsam mit dem Taktsignal CLOCK IN) implementiert werden, statt den Eingang des ersten Verzögerungselements 1 mit dem zweiten Eingang des Phasenkomparators 304 zu koppeln.
Die von dem digitalen Phasendetektor 204 erzeugte digitale Sequenz gibt den mit einem Teil des Videosignals, der dem Synchronisierimpuls entspricht, verbundenen Zeitbasisfehler wieder. Für jeden Synchronisierimpuls wird der zugehörige Fehler, d.h. die Zeitdifferenz zwischen dem von der Videoquelle 200 bestimmten aktuellen Synchronisierort und dem von dem Videotaktgeber 208 bestimmten erwarteten Synchronisierort, in dem Loop Filter verarbeitet und wird das CLOCKOUT in Abhängigkeit von der Polarität des Fehlers und den in dem Loop Filter (4) verwendeten Verstärkungen für eine geeignete Zeitdauer beschleunigt beziehungsweise abgebremst. Dies reduziert und, im stationären Zustand, beseitigt den Zeit- Basisfehler zwischen der Videoquelle 200 und dem Videotaktgeber 208. Da jedoch das CLOCKOUT beziehungsweise ein gewisser ganzzahliger Teiler des CLOCKOUT auch in dem Signalformgenerator 216 zum Synthetisieren der OUTPUT WAVEFORM verwendet wird, wird der Betrag der Reduzierung DELT in dem Zeitbasisfehler, die durch Modulieren von CLOCKOUT erzielt wird, auch eine Verschiebung in der OUTPUT WAVEFORM verursachen. In dem Fall, in dem die Videoquelle 200 große Zeitbasisfehler aufweist, wie zum Beispiel ein VCR, der zu Beginn jedes Videofeldes einen Fehler von Mikrosekunden aufweisen kann, wird die Phase der OUTPUT WAVEFORM, die typischerweise eine Sinuswelle mit einer konstanten Frequenz ist, die verwendet wird, um Farbinformation (im Falle eines Decoders) zu demodulieren oder sie zu modulieren (im Falle eines Kodierers}, zufällig festgelegt. Mit anderen Worten, wenn die Zeitbasisfehler korrigiert werden, werden die Farbverschiebungen, speziell an der Oberseite des Bildschirmes, auftreten. Ähnliche Farbverschiebungen werden auch auftreten, wenn die Genlock-Schaltung den Systemtakt moduliert, um VCR-Wobbelungen zu verfolgen.
Der in 4 gezeigte Loop Filter besteht aus zwei Pfaden. In Pfad 1 (K2-Pfad), der die Blöcke 401, 402, 403, 404, 405 und 406 enthält, werden die von dem digitalen Phasendetektor 204 kommenden Phasenfehler durch Multiplikation mit einer Konstanten K2 skaliert, zu dem vorangehenden Wert der akkumulierten Phasenfehler addiert und begrenzt, um einen Überlauf zu verhindern. Somit enthält die Ausgabe des Registers 404 für eine bestimmte Videozeile die laufende Summe der Taktfehler für alle vorangehenden Zeilen bis zur aktuellen Zeile und sorgt sie effektiv für einen Speicher den digital loop Filter. Da die Ausgabe des Registers 404 durch die Summe von Phasenfehlern über eine lange Zeitdauer bestimmt wird und die Schleife durch den Loop Filter und die Phasenakkumulatorlogik in 4 das CLOCKOUT von MUX 306, dem Videotaktgeber 208, dem digitalen Phasendetektor 204, bildet die Ausgabe des Registers 404 eine Wiedergabe des Mittelwertes von CLOCKOUT. Die oberen u-Bits QU gehen direkt zum Addierwerk 407 und bilden den ganzzahligen Teil. Die unteren 1-Bits QL gehen zu einem Akkumulatorblock, der aus einem Addierwerk 405 und Register 406 besteht. Das Überlauf-Bit OB des Addierwerkes 405 geht zum Addierwerk 407. Somit bilden die unteren 1-Bits QL den Bruchteil der Wiedergabe des Mittelwertes der CLOCKOUT-Periode. Die Anzahl von Bits u+1, die zum Repräsentieren der Zahl Q verwendet wird, bestimmt, wie genau CLOCKOUT unter Verwendung des Phasenakkumulators 308, des MUX 306 und der von dem Ringoszillator verfügbaren Phasen synthetisiert werden kann. In unserer Implementierung werden 20 Bits zum Repräsentieren von Q verwendet. Der ganzzahlige Teil QU verwendet u=3 Bits, während der Bruchteil QL 1=17 Bits verwendet.
Nehmen wir einen Ringoszillator mit sechzehn Elementen an, der von einem stabilen externen Oszillator 302, wie in 3 gezeigt, angesteuert wird und sechzehn verfügbare Phasen verwendet, dann ist die mittlere Periode von CLOCKOUT gegeben durch: TCLOCKOUT = (32-Q/32)·TCLKIN = (32-Q/32)·32·TAU = (32-Q·TAU (1), wobei der ganzzahlige Teil von Q binär als QU(u) QU(u-1) ,,,QUO wiedergegeben ist und der Bruchteil von Q binär als QL(1) QL(1-1),,,QLO wiedergegeben ist. TAU entspricht der Verzögerung eines Verzögerungselements, von der angenommen wird, daß sie gleichförmig ist.
Die Anzahl von in dem Ringoszillator verwendeten Abgriffen bestimmt die Phasengranularität des resultierenden CLOCKOUT. Mehr Abgriffe werden ein CLOCKOUT mit weniger Jitter ergeben. Obige Formel (1) muß für einen Ringoszillator, der mehr Abgriffe verwendet, geeignet modifiziert werden. In einer Ausführungsform ist FCLKIN = 50,625MHz. Dies ergibt TCKLIN = 19,75Ns, TAU = 600Ps. Der Nennwert ist für Q = 2,00, was einen nominalen FCLOCKOUT = 54MHz ergibt.
Im Gegensatz zum K2-Pfad, der einen Speicher aufweist und eine Wiedergabe des Mittelwertes von CLOCKOUT hält, weist der K1-Pfad, der aus 408, 415, 409, 410 und 411 besteht, keinen Speicher auf und spricht er nicht auf den Momentanwert des Zeitbasisfehlers für eine bestimmte Zeile an. Für jede Videozeile wird der Zeitbasisfehler von dem digitalen Phasendetektor 204 durch Multiplikation mit einer Konstanten K1 skaliert. Die Ausgabe des Multiplizierwerkes wird bei Begrenzer 405 begrenzt, so daß der Betrag des Zeitbasisfehlers, auf den der K1-Pfad wirkt, auf einen Wert beschränkt ist, der in einer Videozeile korrigiert werder kann. Die resultierende Zahl B wird in ein Register 409 geladen. Danach wird die Ausgabe des Registers 409 für jeden CLOCKOUT bei dem Begrenzer 410 auf +/- L begrenzt, die unbegrenzte Ausgabe von der begrenzten Ausgabe subtrahiert und das Ergebnis bei dem Ausgang von 411 erneut in das Register 409 geladen. Dieser Prozeß setzt sich fort, bis die Ausgabe von 409 geringer als +/- L wird. Somit wird die Sequenz von digitalen Zahlen am Ausgang des Begrenzers 410 aus einer geeigneten Anzahl von +/- L's und einer letzten Zahl bestehen, deren Absolutwert geringer als L ist, so daß die Summe aller Zahlen in der Sequenz sich auf bis zu B addiert (z.B. für B=11 und L=2, wird die Sequenz 2, 2, 2, 2, 2, 1, 0, 0, 0... sein). Die Ausgabe des Begrenzers 410 wird zu den oberen Bits von Q und dem Überlauf-Bit OB bei dem Addierwerk 407 addiert. Das Ergebnis der Addition wird, nach Begrenzung bei dem Begrenzer 412 zum Verhindern eines Überlaufes, dem Phasenakkumulator zugeführt, der aus einem Addierwerk 413 und dem Register 414 besteht. Der Ausgang des Registers 14 verläuft zum Ringoszillator und wählt eine der 16 verfügbaren Phasen. Die Grenze L ist derart gewählt, daß sie der Nennwert des ganzzahligen Teils von Q ist. Somit ist L=2 in unserer Implementierung. Dies bedeutet, daß für L=0 das CLOCKOUT sich auf seiner Nennfrequenz befindet. Für L=2 wird das CLOCKOUT näherungsweise 6% schneller laufen und für L=–2 wird er näherungsweise 6% langsamer laufen.
Jede Zahl x in der digitalen Sequenz am Ausgang des Begrenzers 410 wird verursachen, daß der Phasenakkumulator einen Abgriff wählt, der x vor (wenn x>0) oder –x hinter (wenn x<0) von demjenigen ist, das normalerweise gewählt worden wäre. Da ein Sprung von x Abgriffen einer Zeitverschiebung von x·TAU entspricht, wird die von dem K1-Pfad verursachte Gesamtzeitverschiebung einfach DELT=B·TAU sein. In der vorliegenden Ausführungsform sind die Polaritäten so eingestellt, daß B>0 ist, wenn der Synchronisierimpuls von der Videoquelle 200 etwas früher als erwartet kommt, und B<0 ist, wenn der Synchronisierimpuls etwas später als erwartet kommt. In dem erstgenannten Fall wird der Loop Filter verursachen, daß das CLOCKOUT beschleunigt, und in dem letztgenannten Fall wird er verursachen, daß es abbremst. Die Wirkung dieses Beschleunigens und Abbremsens des CLOCKOUT wird darin bestehen, die gesamte Konstellation von Impulsen, die von dem Videotaktgeber 208 erzeugt sind, und insbesondere den Synchronisierimpuls um einen Betrag DELT vorzubringen beziehungsweise zu verzögern, so daß die Videoquelle 200 und der Videotaktgeber 208 synchronisiert werden können. Für einen bestimmten Taktfehler auf einer Videozeile wird DELT sowohl von dem K1- als auch dem K2-Pfad abhängen. Zur Aufrechterhaltung von Schleifenstabilität ist jedoch das K1/K2-Verhältnis so gewählt, daß es sehr groß (größer als 2¹⁶) ist. Dies bedeutet, daß die Wirkung des K2-Pfades in großem Maße vernachlässigt werden kann und die von dem digital loop Filter eingeführte Zeitbasiskorrektur DELT von dem K1-Pfad bestimmt wird, d.h. mathematisch: DELT = B·TAU (2),
Man beachte, daß in der vorliegenden Ausführungsform der Begrenzer derart gestaltet ist, daß eine Addition von +/- L bei dem Addierwerk 407 verursachen wird, daß das CLOCKOUT ungefähr +/- 6% vom Nennwert läuft.
Eine Zeitbasiskorrektur wird in Art der geeigneten Richtung durchgeführt, solange die Zahlen in der digitalen Sequenz am Ausgang des Begrenzers 410 nicht Null sind. In einer Videozeile wird es, in Abhängigkeit von dem Videostandard, eine nominale Zahl NN von CLOCKOUT-Impulsen geben. Da für jeden CLOCKOUT eine Zeitbasiskorrektur von L·TAU vorhanden sein kann, wird die maximale Zeitbasiskorrektur in einer Zeile als NN·L·TAU gegeben sein. Zum Beispiel im Falle von NTSC und CLOCKOUT nominal bei 54MHz wird die Anzahl von CLOCKOUTs pro Zeile NN=858·4=3432 sein. Somit wird die maximale Zeitbasiskorrektur, die von dem K1-Pfad erzielt werden kann, mit L=2 und TAU=600Ps, 3432·2·600Ps = 4,2us betragen. Diese Begrenzung stellt keine ernste Konsequenz dar, da sogar eine sehr strenge Kopfumschaltung von 12us in nur drei Zeilen kompensiert werden kann.
Somit muß der Begrenzer 415, zur Sicherstellung der Gültigkeit von obiger Gleichung (2), derart gestaltet sein, daß seine Ausgabe B immer geringer als NN·L ist.
Auch in der bevorzugten Ausführungsform ist die DDS in 5 gezeigt. Die Frequenzzahl F2 wird auf den ersten Eingang eines Addierwerkes 501 angewandt. Der Ausgang des Addierwerkes ist mit einem Register 502 gekoppelt. Dieses Register wird von dem Signal CLOCKOUT getaktet. Inhalte des Registers werden mit dem zweiten Eingang des Addierwerkes 501 gekoppelt. Somit wird der Wert des Signals F2 mit der Zeit im Register 502 mit der von dem Signal CLOCKOUT bestimmten Rate akkumuliert. Dies erzeugt eine Reihe von Werten in dem Register 502, die für eine Zeitbasis für das periodische Signal relativ zum Signal CLOCKOUT repräsentativ sind. Man beachte, daß das Addierwerk 501 überlaufen kann und somit die Reihen von in dem Register 502 gespeicherten Werten mit einer Nachschlagetabelle (LUT) gekoppelt sind, um diese periodische Sägezahnsignalform in eine sinusförmige Welle umzuwandeln. Die Anzahl von in dem Register 502 gespeicherten Bits m bestimmt die Genauigkeit der mittleren Periode, während die Anzahl von Bits k in der LUT die Phasengenauigkeit in jedem Taktzyklus bestimmt. Die mittlere Periode (TAV) der OUTPUT WAVEFORM ist somit gegeben durch: TAV = (2m/F2)·TCLOCKOUT (3).
Wie in Formel (3) zu sehen ist, ist die OUTPUT WAVEFORM-Periode und -frequenz eine direkte Funktion von TCLOCKOUT. Wie oben erläutert, wird die Differenz in dem tatsächlichen Synchronisierort und dem erwarteten Synchronisierort, für eine bestimmte Videozeile, ein Fehlersignal am Ausgang des digitalen Phasendetektors 204 erzeugen. Dieses Fehlersignal wird dem digital loop Filter 214 zugeführt und verursacht, daß das Signal CLOCKOUT beschleunigt beziehungsweise abgebremst wird. Als eine Folge werden alle von dem Videotaktgeber 208 erzeugten Impulse um einen Betrag DELT, der von der Polarität des Fehlersignals abhängt, verzögert beziehungsweise vorgerückt. Da CLOCKOUT auch in dem Signalformgenerator 216 verwendet wird, wird die OUTPUT WAVEFORM auch in Zeitbereich um einen Betrag gleich DELT verschoben werden.
Wieder wird die Zeitdauer DELT, um die die OUTPUT WAVEFORM verschoben wird, durch Formel (2) wiedergegeben. Kombinieren der Formeln (3) und (1) wird ergeben: TAV = (2m/F2)·TCLOCKOUT = (2m/F2)·(32-Q)·TAU (4).
Die Anzahl von Hilfsträgerzyklen während der Korrekturzeit DELT ist gegeben als: NOFC = (DELT/TAV) (5).
Da ein vollständiger Zyklus einer Phasenverschiebung um 360 Grad entspricht, die nicht von keiner Phasenverschiebung unterscheidbar ist, ist die effektive Zahl von verschobenen Hilfsträgerzyklen gegeben durch den Bruchteil von NOFSC. Zum Beispiel, für DELT = 1,5us und TAV = 279ns, ist DELT/TAV = 5,37 und die effektive Anzahl von verschobenen Zyklen 0,37.
Da eine Periode TAV der Ausgangssignalform 360 Grad entspricht, wird eine Teilzyklusverschiebung einer Phasenverschiebung DELP entsprechen, die gegeben ist als: DELP = Fracof(DELT/TAV)·360 = Fracof(B·TAU/((2m·(32-Q)·TAU)/F2))·360 = Fracof(B·F2/(2m·(32-Q)))·360 (6)
Es ist möglich, durch Senden eines Korrekturterms PHQ mit der erforderlichen Auflösung DELP zu korrigieren. Da die innewohnende Phasenauflösung in der OUTPUT WAVEFORM durch k (Anzahl von Bits in LUT) bestimmt ist, verwendet die vorliegende Ausführungsform k Genauigkeitsbits in dem Korrekturterm PHQ. Man beachte, daß theoretisch bis zu m Genauigkeitsbits möglich sind.
Als erstes wird der Signalformgenerator 216 wie in 6 modifiziert. Der Korrekturterm wird berechnet, indem die Tatsache berücksichtigt wird, daß ein PHQ von 2^k, der durch 602 für einen CLOCKOUT-Zyklus addiert ist, die OUTPUT WAVEFORM-Phase um 360 Grad verschieben wird. Somit kann man zum Rückgängigmachen einer Phasenverschiebung von DELP einen Korrekturterm PHQ senden, der die OUTPUT WAVEFORM um -DELP verschieben wird. Dann ist PHQ = (-DELP·2k)/360 = Fracof((-B·F2)/(2m·(32-Q))·2k (7).
Eine mögliche Implementierung des Korrekturterms PHQ ist in dem Phasenkorrekturblock in 7 vorgenommen. Wenn das Ergebnis des Teilens am Eingang von 705 binär ausgedrückt ist, werden die ersten k-Bits vor dem Dezimalpunkt PHQ bilden. Da der PHQ-Term nur einmal pro Videozeile berechnet werden muß, können die in 7 gezeigten Multiplizierwerke und Teiler mehr als einen Taktzyklus zur Beendigung der Berechnung aufweisen und können sie seriell implementiert werden, wodurch die Hardwarekomplexität reduziert wird. In der vorliegenden Ausführungsform werden serielle Multiplizierwerke und Teiler verwendet. Für jede Zeile berechnen sie PHQ vor dem Start eines Chrominanzhilfsträgers. Dies gibt ihnen ungefähr 5us zum Beenden der Berechnung vom Beginn der Zeile bis zum Burst-Start. Die k-Bits, die den Phasenkorrekturterm PHQ bilden, können in paralleler Form an einen Signalformgenerator gesendet werden, wenn er sich in derselben Schaltung mit dem Phasenkorrekturblock befindet, was mit einem Videodecoder der Fall sein wird. Andernfalls kann es in dem Parallel-Seriell-Umsetzer 219 in serielle Form gebracht und zu einer zweiten Schaltung gesendet werden, die ihren eigenen Signalformgenerator aufweist, wie dies in einem digitalen Videokodierer der Fall sein wird.
Für einen Fachmann auf dem Gebiet wird ersichtlich sein, daß andere zahlreiche Modifikationen an der bevorzugten Ausführungsform vorgenommen werden können, ohne aus dem Geist und dem Schutzbereich der Erfindung zu gelangen, wie er durch die beigefügten Ansprüche definiert ist.
Zusammenfassung
Eine Technik zur Stabilisierung der Hilfsträgererzeugung in einem digitalen line-locked-Videosystem, verursacht durch simultanes Aufsynchronisieren der Genlock-Vorrichtung, was eine kontinuierliche Änderung eines gemeinsamen Taktsignals verursacht, durch Berechnen einer in einer Ausgangssignalform auftretenden Zeitverschiebung, Umwandeln der Zeitverschiebung in eine äquivalente Phasenverschiebung und Senden einer korrespondierenden Phasenkorrekturzahl an einen Signalformgeneratorblock zum Korrigieren der Zeitverschiebung und somit Stabilisieren der Hilfsträgererzeugung.

Claims

Verfahren zur Stabilisierung der Chrominanzhilfsträgererzeugσung in einem Videosignal, umfassend die Schritte: a. Berechnen einer in einer Ausgangssignalform auftretenden Zeitverschiebung; b. Umwandeln der Zeitverschiebung in eine äquivalente Phasenverschiebung; und c. Senden einer Phasenkorrekturzahl an einen Signalformgeneratorblock entsprechend der äquivalenten Phasenverschiebung.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitverschiebung für jede Videozeile berechnet wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Berechnen einer Zeitverschiebung in einer Ausgangssignalform umfaßt: a. Berechnen von DELT, die Zeitdauer, um die die Ausgangssignalform verschoben ist; und b. Berechnen von TAV, die mittlere Periode der Ausgangssignalform.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Zeitdauer DELT, um die die Ausgangssignalform verschoben wird, gegeben ist durch: DELT = B·TAU, wobei B die Summe einer Sequenz von digitalen Zahlen ist, die von einem Begrenzer ausgegeben werden, und TAU eine Verzögerung eines Verzögerungselements ist.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die mittlere Periode TAV der Ausgangssignalform gegeben ist durch: TAV = (2m/F21·((32-Q)·TAU), wobei TAU die Verzögerung eines Verzögerungselements ist, F2 die Frequenzsteuerzahl von einem Hilfsträger-Phasenregelkreis ist, Q ein Mittelwert einer Clockout-Periode ist und m eine Zahl von in einem Register gespeicherten Bits ist.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Umwandeln der Zeitverschiebung in eine äquivalente Phasenverschiebung DELP der Ausgangswellenform gegeben ist durch: DELP = Fracof·((B·F2)/(2m(32-Q)))·360, wobei B die Summe einer Sequenz von digitalen Zahlen ist, die von einem Begrenzer ausgegeben werden, F2 die Frequenzsteuerzahl eines Hilfsträger-Phaseriregelkreises ist, Q ein Mittelwert einer Clockout-Periode ist, m eine Zahl von in einem Register gespeicherten Bits ist und Fracof eine gebrochene Zyklusverschiebung ist.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Senden einer Phasenkorrekturzahl PHQ an einen Signalformgeneratorblock entsprechend der äquivalenten Phasenverschiebung gegeben ist durch: PHQ = Fracof·((-B*F2)I(2m·(32-Q)))*2k, wobei 1c die Anzahl von Bits in einer Nachschlagetabelle ist, B die Summe einer Sequenz von digitalen Zahlen ist, die von dem Begrenzer ausgegeben werden, F2 die Frequenzsteuerzahl von einem Hilfsträger-Phasenregelkreis ist, Q der Mittelwert einer Clockout-Periode ist, m die Anzahl von in einem Register gespeicherten Bits ist und Fracof die gebrochene Zyklusverschiebung ist.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Phasenkorrekturzahl die Phasenverschiebung von der Ausgangssignalform beseitigen wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Phasenkorrekturzahl an einen Signalformgeneratorblock entsprechend der äquivalenten Phasenverschiebung für jede Videozeile gesendet werden wird.
Vorrichtung zur Stabilisierung der Chrominanzhilfsträgererzeugung in einem Videosignal, wobei die Vorrichtung aufweist: a. eine Taktgeberschaltung; b. einen digitalen Phasendetektor; c. einen digital loop Filter; d. einen Signalformgenerator; und e. einen Phasenkorrekturblock.
Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Vorrichtung auch einen Parallel-Seriell-Umsetzer aufweisen kann.
Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Taktgeberschaltung enthält: a. einen Oszillator; b. einen Phasenakleumulatorlogikblock; c. einen Multiplexer; d. einen Phasenkomparator; und e. eine Mehrzahl von Verzögerungselementen.
Taktgeberschaltung nach Anspruch 12, dadurch gekennzeichnet, daß die Mehrzahl von Verzögerungselementen in einer Ringformation seriell gekoppelt ist, so daß ein Ausgang des letzten Verzögerungselements mit dem Eingang des ersten Verzögerungselements gekoppelt ist.
Taktgeberschaltung nach Anspruch 12, dadurch gekennzeichnet, daß jedes der Mehrzahl von Verzögerungselementen eine identische Verzögerungszeit aufweist.
Taktgeberschaltung nach Anspruch 12, dadurch gekennzeichnet, daß der Oszillator ein CLOCKIN-Signal erzeugt.
Taktgeberschaltung nach Anspruch 12, dadurch gekennzeichnet, daß das CLOCKIN-Signal mit einem ersten Eingang des Phasenkomparators gekoppelt ist.
Taktgeberschaltung nach Anspruch 12, dadurch gekennzeichnet, daß der Ausgang der Mehrzahl von Verzögerungselementen auch mit einem zweiten Eingang des Phasenkomparators gekoppelt ist.
Taktgeberschaltung nach Anspruch 12, dadurch gekennzeichnet, daß ein Ausgang des Phasenkomparators mit jedem der Mehrzahl von Verzögerungselementen gekoppelt ist, um eine Verzögerungseinstellung zu bewirken.
Taktgeberschaltung nach Anspruch 12, dadurch gekennzeichnet, daß ein Ausgang jedes der Mehrzahl von Verzögerungselementen mit einem korrespondierenden Eingang des Multiplexers gekoppelt ist.
Taktgeberschaltung nach Anspruch 12, dadurch gekennzeichnet, daß das CLOCKIN-Signal und die Ausgabe des letzten Verzögerungselements in dem Phasenkomparator verglichen werden.
Taktgeneratorschaltung nach Anspruch 12, dadurch gekennzeichnet, daß der Phasenkomparator die Verzögerung jedes der Mehrzahl von Verzögerungselementen einstellt, so daß eine kombinierte Verzögerung der Mehrzahl von Verzögerungselementen gleich einem Zyklus des CLOCKIN-Signals ist.
Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der digital loop Filter aus einem K1-Pfad und einem K2-Pfad besteht.
Digital loop Filter nach Anspruch 22, dadurch gekennzeichnet, daß ein von dem digitalen Phasendetektor kommender Phasenfehler für jede Bildzeile in den K2-Pfad gegeben wird, der enthält: a. einen ersten Skalierer; b. einen ersten Summierer; c. einen ersten Begrenzer; d. ein erstes Register; und e. einen Akkumulatorblock.
K2-Pfad nach Anspruch 23, dadurch gekennzeichnet, daß der erste Skalierer den Phasenfehler mit einer Konstanten K2 multipliziert.
K2-Pfad nach Anspruch 23, dadurch gekennzeichnet, daß der erste Summierer eine Ausgabe des ersten Skalierers mit einer Ausgabe Q des ersten Registers summiert.
K2-Pfad nach Anspruch 23, dadurch gekennzeichnet, daß ein Ausgang des ersten Summierers mit einem Eingang des ersten Begrenzers gekoppelt ist.
K2-Pfad nach Anspruch 23, dadurch gekennzeichnet, daß ein Ausgang des ersten Begrenzers mit einem Eingang des ersten Registers gekoppelt ist.
K2-Pfad nach Anspruch 23, dadurch gekennzeichnet, daß die Ausgabe Q des ersten Registers mit einer Eingabe des ersten Summierers gekoppelt ist.
K2-Pfad nach Anspruch 23. dadurch gekennzeichnet, daß der K2-Pfad in einen oberen K2-Pfad und einen unteren K2-Pfad aufgeteilt ist.
K2-Pfad nach Anspruch 23, dadurch gekennzeichnet, daß die unteren Bits von der Ausgabe Q mit dem Akkumulatorblock des unteren K2-Pfades gekoppelt sind.
K2-Pfad nach Anspruch 23, dadurch gekennzeichnet, daß die oberen Bits von der Ausgabe Q mit dem oberen K2-Pfad gekoppelt sind.
Digital loop Filter nach Anspruch 23, dadurch gekennzeichnet, daß der von dem digitalen Phasendetektor kommende Phasenfehler für jede Videozeile in den K1-Weg gegeben wird, der enthält: a. einen zweiten Skalierer; b. einen zweiten Begrenzer; c. ein zweites Register; d. einen zweiten Summierer; und e. einen dritten Begrenzer.
K1-Pfad nach Anspruch 32, dadurch gekennzeichnet, daß der zweite Skalierer den Phasenfehler mit einer Konstanten K1 multipliziert.
K2-Pfad nach Anspruch 32, dadurch gekennzeichnet, daß ein Ausgang des zweiten Skalierers mit einem Eingang des zweiten Begrenzers gekoppelt ist.
K1-Pfad nach Anspruch 32, dadurch gekennzeichnet, daß eine Ausgabe B des zweiten Begrenzers mit einem ersten Eingang des zweiten Registers gekoppelt ist.
K1-Pfad nach Anspruch 32, dadurch gekennzeichnet, daß ein Ausgang des zweiten Registers mit einem Eingang eines dritten Begrenzers gekoppelt ist.
K1-Pfad nach Anspruch 32, dadurch gekennzeichnet, daß der Ausgang des zweiten Registers mit einem Eingang eines zweiten Summierers gekoppelt ist.
K1-Pfad nach Anspruch 32, dadurch gekennzeichnet, daß die Ausgabe +/– L des dritten Begrenzers mit der Eingabe des zweiten Summierers gekoppelt ist.
K1-Pfad nach Anspruch 32, dadurch gekennzeichnet, daß eine Summe des zweiten Summierers mit einem zweiten Eingang des zweiten Registers gekoppelt ist.
Digital loop Filter nach Anspruch 22, dadurch gekennzeichnet, daß die Ausgabe +/– L des dritten Begrenzers, die oberen Bits in dem K2-Pfad und eine Ausgabe OB des Akkumulatorsblockes des unteren K2-Pfades mit einem Eingang eines dritten Summierers gekoppelt sind.
Digital loop Filter nach Anspruch 22, dadurch gekennzeichnet, daß ein Ausgang des dritten Summierers mit einem Eingang eines vierten Begrenzers gekoppelt ist.
Digital loop Filter nach Anspruch 22, dadurch gekennzeichnet, daß ein Ausgang des vierten Begrenzers mit einem Eingang des Phasenakkumulatorlogikblockes in der Taktgeberschaltung gekoppelt ist.
Taktgeberschaltung nach Anspruch 12, dadurch gekennzeichnet, daß mindestens ein Ausgang des Phasenakkumulatorlogikblockes mit einem korrespondierenden Eingang des Multiplexers gekoppelt ist.
Digital loop Filter nach Anspruch 22, dadurch gekennzeichnet, daß die Ausgabe B des zweiten Begrenzers und die Ausgabe Q des ersten Registers mit einem Eingang des Phasenkorrekturblockes gekoppelt sind.
Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß eine Ausgabe PHQ des Phasenkorrekturblockes mit entweder dem Parallel-Seriell-Umsetzer oder dem Signalformgenerator gekoppelt ist.
Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß ein Ausgang des Parallel-Seriell-Umsetzers mit dem Signalformgenerator gekoppelt ist.