KR920003164B1 - 편향 출력 신호 발생 장치 - Google Patents

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KR920003164B1 KR1019860002461A KR860002461A KR920003164B1 KR 920003164 B1 KR920003164 B1 KR 920003164B1 KR 1019860002461 A KR1019860002461 A KR 1019860002461A KR 860002461 A KR860002461 A KR 860002461A KR 920003164 B1 KR920003164 B1 KR 920003164B1
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헨리 윌리스 도날드
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알 씨 에이라이센싱 코포레이션
글렌 에이취. 브르스틀
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Abstract

내용 없음.

Description

편향 출력 신호 발생 장치
제1도는 본 발명의 특징을 실시하는, 위상 고정 루프회로와 위상 제어 루프 회로를 포함하는 평향 회로의 전체 블럭선도.
제2도는 제1도의 편향 회로의 상세 블럭선도.
제3a도 내지 3g도는 제2도의 위상 고정 루프 회로의 동기화를 설명하는데 유용한 타이밍선도.
제4a 내지 4r도는 제2도의 회로의 동작을 설명하는데 유용한 타이밍선도.
제5도는 제2도의 위상 비교기를 일실시예의 도시도.
* 도면의 주요부분에 대한 부호의 설명
20 : 위상 고정 루프 회로 120 : 위상 제어 루프 회로
202 : 위상검파기
본 발명은 텔레비젼 장치등에서 사용될 수 있는, 입력동기 펄스에 동기화된 고주파 펄스열(train)을 발생시키는 회로에 관한 것이다. 최근에 아티팩트(artifacts)의 영향을 감소시키기 위하여 NTSC 방식등의 비월형 비디오 신호를비비월 주사형식(포맷)으로 표시하려고 하는 것이 행해지고 있다. 이러한 표시 형식은 일반적으로 수평 동기 펄스의 수평 주파수 fH의 배수의 주파수에서 편향 전류 스위칭을 행하는 것을 필요로 한다. 예를들어 수평 주파수의 2배로 주사하는 형식을 채용한 텔레비젼 방식에서는, 수평 동기 펄스 각각으로부터 수평 편향 전류 2 사이클분을 발생시킬 필요가 있다. 이것에 대하여, 표준 텔레비젼 방식에서는, 대응되는 각 동기 펄스로부터 1사이클분 만큼 발생시키면 좋다.
얼마쯤 종래의 기술에서는, 수평 주파수를 2배로 하는 것은 전압 제어 발진기(VCO)를 포함하는 위상 고정 루프에 의해 행해졌다. VCO의 출력 주파수는 수평 주파수의 배수와 동일하다. 예를들어, 디지탈 텔레비젼에서는, 평향전류를 VCO가 아닌 공통장치 클럭으로부터 유출된 신호를 사용하여 발생하는 것이 바람직하다. 본 발명을 실시하는 장치에서는 주기적 라인 동기 입력 신호에 응답하는 위상 고정 루프회로를 사용하여, 이 입력 신호에 대하여 동일한 상대적 시간에 또한 입력 신호의 각 주기내에서 동기화된 제1 및 제2 주기적 신호를 각각 발생한다.
본 발명에 따르면, 위상 고정 루프 회로가 사용되고 있으며, 이 위상 제어 루프 회로는 편향 회로의 편향 사이클 표시 신호와 상기 제1 및 제2 주기적 신호중 최소한 하나에 응답하여 라인 주파수 동기 입력 신호의 각 주기중에 제1 및 제2 평향 출력 신호를 발생하도록 되어 있다. 편향 회로의 출력단은 제1 및 제2 편향 출력 신호 각각이 발생함에 따라 편향 전류를 사이클을 발생하는데 사용된다.
본 발명의 특정한 실시예를 실행하는데 있어서, 예를들면, 위상 고정 루프 회로는 동기펄스의 주파수를 2배로 하여, 출력단에 2xfH의 주파수의 편향 전류를 발생시킨다.
상기 제1 및 제2 주기적 신호 각각의 타이밍은, 공통클럭신호 주기의 몇분의 1(분수)인가에 분해능(리솔루션)으로 규정된다. 동기 입력 신호의 각 주기에 대응하여, 위상고정루프 회로에 일련의 상태(상태의 시듈스)가 발생한다. 각 상태는 공통 클럭 신호에 동기되어 발생된다. 위상 고정루프회로는, 제1 및 제2 주기적으로 발생하는 사상(event)을 표시하는 제1 및 제2 주기신호를 이것으로부터 제1 및 제2 편향 출력 신호를 발생하는 위상 제어 루프 회로에 공급한다.
본 발명의 다른 특징에 따르면, 위상 제어 루프 회로는 편향 회로의 출력단으로부터 리트레이스 신호를 수신하여, 출력 신호의 타이밍을, 예를들어, 동기 입력의 주어진 기간중에 1회만, 제1 및 제2 신호중 한쪽의 타이밍에 따라서 수정한다. 출력 신호의 타이밍의 수정은 하나걸른(alternate) 편향 사이클의 타이밍이 각각 제1 및 제2 주기적 사상에 대응하도록 행해진다.
본 발명의 다른 특징에 따르면, 위상 제어 루프 회로에 있어서의 리트레이스 신호의 위상 변동에 대한 트래킹 응답 시간은, 위상 고정 루프 회로에 있어서는 동기 펄스를 포함하는 동기 입력 신호의 위상 변동에 대한 대응하는 트래킹 응답속도보다도 빠르다.이러한 이유는, 위상 제어 루프 회로가 급속히 변화하는 전자빔 전류 때문에 발생할 수 있는 출력단에서의 빠른 스위칭 시간의 변동에 대처하기에 최적화되기 때문이며, 위상 고정 루프 회로는 동기 펄스에 수반하는 지터(jitter)나 잡음을 배재하도록 최적화되어 있기 때문이다.
제1도는 위상 고정 루프 회로(20)를 포함하는 수평 편향 회로의 블럭선도이다. 이 회로는 종래의 위상 고정 루프 회로의 VCO에 상당하는 기능을 갖는 순차 카운터(21)를 포함한다. 카운터(21)는 제4a도의 타이밍 선도에서 도시된, 주기 ck를 갖는 클럭펄스 CK의 각 전연의 후에서 계수치가 증가하는 프로그래머블카운터이다. 이 카운터는 초기값, 예를들면 1부터 제1도의 입력단자(21a)에 가산되는 리셋트펄스 ＂RESET＂ 에 의해 초기값으로 리셋트될 때 까지 계수한다. 리셋트 펄스 ＂RESTE＂가 카운터(21)의 대응하는 주기, 즉 시스 N에 포함되는 클럭 CK의 주기 ck의 수를 제어한다. 카운터(21)에 의해 발생된 일련의 시스 N이 반복 발생하는 시스를 규정한다. 카운터(21)에서의 출력 포트(21b)에서 각 워드 CT가 주어진 시스 N중에서 카운터(21)의 그때의 계수치를 공급한다.
예를들어, 여기에서는 디지탈 워드는 정수, 소수(분수) 또는 정수와 소수의 조합을 포함하는 2를 밑수로 하는 수로 표시되며 부극성 수는 2의 보수로 표시된다.
주기 H를 갖는 수평 동기 펄스 Hs(1H 동기 펄스 Hs)가 예를들어, 텔레비진 수상기의 통상의 동기 분리기(60)에서 위상 검파기(202)에 공급된다. 위상 고정 루프회로(20)가 동기 펄스 Hs에 위상 고정되며 동기 펄스에 수반하는 잡음 레벨이 낮은 경우에는 위상 검파기(202)에 공급되는 펄스 MS 각각의 전연은 대응하는 동기 펄스 Hs의 중앙보다도 전에 발생하는 클럭 펄스 CK의 최후것의 전연과 실제적으로 일치한다. 펄스 MS는, 워드 CT의 예정된 값이 검출될 때 디코더(23)에 의해 발생된다. 이와같이 각 동기 펄스 Hs의 중앙은, 제1도의 펄스 MS의 전연의 다음에 제4a도의 클럭 CK주기 tCK의 가변 분수 f를 발생한다.
가변 분수 f는 동일한 위상 검파기(202)에 공급되는 1H 스큐워드 SK에 포함된다. 위상 검파기(202)는 주기 길이를 조정하는 조정 워드 LPFO를 발생시킨다. 워드 LPFO는 수평 주기 길이 발생기(33)에서 정수워드 PR과 조합되어 워드 DPW가 생성된다. 910×tck가 위상 고정 루프 회로(20)의 규정주기(자주주기)와 같을때, 정수 워드 PR는 예를들면 값 910과 동일하다. 클럭 차의 주기 tck는 fsc를 NTSC칼라 부반송파 주파수로 할때
Figure kpo00001
과 동일하다.
워드 DPW는, 클럭 CK의 주기 tck정수 M과 주기 tck의 분수 K의 형의 펄스 Hs의 실제 주기 H의 가산 2진값을 포함한다. 워드 DPW는 1H스큐워드 SK 및 주기 워드 ＂PERIOD＂를 발생하는 카운터 주기 워드 및 스큐워드 발생기(201)에 접속된다. 워드 ＂PERIOD＂는 카운터(21)에 공급된 주기 N에서 다수의 클럭CK사이클을 포함하며 워드 CT와 ＂PERIOD＂의 그때의 값을 비교하여 워드 CT=워드 ＂PERIOD＂일때 펄스 ＂RESET＂를 발생하는 비교기(200)에 공급된다. 펄스 ＂RESET'는 그때의 시스 N의 종료와 다음의 시스 N의 시작을 규정하는 다음 클럭 CK의 단연부와 시간적으로 일치하여 카운터(21)를 워드 CT=1을 포함하도록 초기 설정한다.
워드 CT는 프로그래머블 시간 시프트 즉 프로그래머블 지연장치(42)에 제공되어, 지연된 워드 Ca가 발생된다. 이 프로그래머블 지연장치(42)의 지연량은 도면에 도시되지 않은 신호원으로부터 공급되는 외부로 부터의 워드 NPW에 의해 제어된다. 워드 CMa(이것은 그 분수부와 정수부를 각각 제공하는 워드 SK와 Ca를 포함함)가 프로그래머블 지연장치(203)에 공급된다. 워드 CMao는 워드 Ca=0인 경우의 워드 CMa의 상태로 정의된다. 워드 CMao는 워드 DPW에 따라 표시된 실제 주기 H의 측정치와 동일한 주기를 갖는 주기사상 ecmao를 규정한다. 사상 ecmao은 추후에 설명할, 워드 Ca 영으로 하는 클럭 CK의 선연 후에 f x tck에서 발생한다. 분수부 f는 1H 스큐워드 SK에 포함된 값이다.
수평 주기 길이 워드 DPW는 2분할(÷2) 유닛(46)에 공급된다. 이 유닛(46)은 워드 DPW의 값을 계수 2로 분할하, 수평 주기 H의 2분의 1을 표시하는 워드 HDPW를 발생한다. 워드 HDPW는 프로그래머블 지연장치(203)의 제어 포트에 공급되며, 지연장치(203)는 그 제어 워드 HDPW에 따라 워드 CMao에 의해 규정되는 사상 ecmao를 H/2만큼 지연시킨다.
프로그래머블 지연장치(203)의 출력 워드 CMb는 워드 CMb의 분수부와 정수부를 각각 제공하는 스큐워드 SKB와 워드 Cb를 포함하고 있다. 워드 CMbo는 워드 Cb=0인때의 워드 CMb의 상태로 정의된다. 워드 CMbo는 연속되는 사상 e 의 각 쌍사이의 간격의 계산된 평가중심에서 발생하는 주기 사상 ecmbo를 규정한다.
워드 CMa 및 CMb는 멀티플렉서(MUX,40)의 포트(40a) 및 (40b)에 각각 공급된다. 멀티플랙서(40)는 워드 CMa 및 CMb를 교대로 위상 제어 루프 회로(120)의 프로그래러블 지연장치(51)(프로그래머블 시간 시프트)의 입력 포트(51a)에 공급한다. 프로그래머블 지연장치(51)의 출력 포트(51c)에 나타내는 워드 CM1 및 CMP가 제4a도의 클럭 CK의 주기 tck의 정수부 및 분수부를 각각 표시하고 있다. 워드 CM1는 수평 구동 펄스 발생기(253)에 공급된다. 이 발생기(253)는 워드 CM1=0으로 되는 때마다 펄스 PGP를 발생한다. 펄스 PGP는 외부로부터 공급되는 워드 WIDTH에 의해 제어되는 폭 W를 갖는다. 이 펄스 PGP는 게이트 지연장치(54)의 입력 단자(54a)에 공급된다. 게이트 지연장치(54)는 제4a도의 클럭 CK의 주기 tck의 분수분(일부) q(q는 제1도의 워드 CMP의 값에 따라 결정되는 길이를 갖음)만큼 펄스 PGP를 지연시켜, 그 출력 단자(54b)에 2fH의 주파수 신호 ＂HORDRIVE＂를 발생시킨다. 신호 ＂HORDRIVE＂의 가 펄스는 플립-플롭 장치(55)의 출력 단자(55a)에서의 신호 ＂TOGGLE'을 토글한다. 신호 ＂TOGGLE ＂은 멀티플렉서(40)의 선택(SELECT) 단자(40a)에 공급된다. 신호 ＂TOGGLE＂은 그의 논리 상태에 따라, 워드 CMa와 CMb가 교대로 프로그래머블 지연장치(51)의 입력 포트(51a)에 공급되도록 한다. 따라서, 신호'HORDRIVE＂의 펄스의 타이밍은 멀티플렉서(40)의 포트(40a) 및 (40b)에 있어서의 워드에 의해 교대로 제어된다.
제1도에서의 신호 ＂HORDRIVE＂와 동일한 신호로, 주파수 fH의 다른 배수의 주파수 예를들어 3f 또는 4fH를 갖는 신호를 발생시키기 위해, 제1도와 동일한 구성을 갖는 장치를 사용할 수 있다는 것은 용이하게 이해된다.
신호 ＂HORDRIVE＂은 2f 수평 편향 회로 출력단(41)의 입력 단자(41a)에 공급되며, 수평 출력 트랜지스터의 스위칭을 제어한다. 리트레이스 기간이 신호 ＂HORDRIVE＂의 대응하는 펄스에 응답하여 형성된다.
리트레이스 기간중에 발생하는 예를들어 출력단(41) 중의 플라이백 변성기(제1도에서 도시않됨)로부터 얻어지도록 한 펄스 ＂FLYBACK＂이 위상 검파기(202')에 공급된다.
위상 제어 루프 회로(120)가 플라이백 펄스 ＂FLYBACK＂에 완전히 위상 고정되면, 동일한 위상 검파기(202')에 공급되는 각 펄스 MS'의 전연은 각 펄스 ＂FLYBACK＂의 중심보다 전의 최종 클럭 CK단부와 실제적으로 일치하여 발생한다. 펄스 M5'는 워드 Ca의 예정된 값이 검출되는 디코더(23')에 의해 발생된다.
펄스 ＂FLYBACK＂의 중심은 제1도의 펄스 MS'의 전연으로부터 제4a도의 클럭 CK의 주기 t 의 분수분 f 만큼후에 발생한다. 이 분수분 f 는 1H 스큐워드 SK에 포함되어 있다.
위상 검파기(202')는 프로그래머블 지연장치(51)의 지연시간을 제어하는 워드 LPFO'를 발생한다. 프로그래머블 지연장치(51)는 후술될 바와같이, 정 또는 부의 위상 시프트 즉 시간 지연을 제공할 수 있다. 2f 펄스 'FLYBACK'의 중심은 각 대응하는 사상 ecmao또는 ecmbo와 일치하여 발생한다. 상술한 바와같이 사상 ecmao은 워드 Ca=0인때에 발생하며, 사상 ecmao은 Cb=0일때 발생한다. 따라서, 제1도의 구성은 2f 펄스 ＂FLYBACK＂을 대응하는 IH동기 펄스 HS에 대하여 대응하는 상수 지연 시간만큼 지연시켜 발생한다.
제2도는 제1도 구성을 좀더 상세히 도시한 블럭선도이다. 제1도 및 2도에서 동일 참조번호나 부호는 동일 구성요소나 기능을 나타낸다. 제4a 내지 4r도는 전형적인 정상 상태의 일례에 대한 타이밍도로서, 위상 고정 루프 회로(20)가 제4r도의 동기 펄스 Hs에 위상 고정될 때, 제2도의 카운터(21)의 3개 연속하는 주기 즉 3개의 시스 Na, Nb 및 Nc를 표시하고 있다. 제1, 2 및 4a내지 4r도에서 동일 참조 번호나 부호는 동일의 구성 요소나 기능을 나타낸다.
제2도의 가산기(34)의 입력 포트(34a)에서의 워드 DPW가 제4r도에서 도시된 수평 동기 펄스 Hs의 주기 H의 계산된 평가 값을 포함한다고 가정한다. 제2도의 워드 DPW는 예를들어 제4a도의 클럭 CK의 주기 tck의 정수배를 표시하는 10비트수 M과, 주기 tck의 분수를 표시하는 5비트 수 K를 포함하고 있는 것으로 한다. 값(M+K)xtck는 주기 H의 갱신된 평가치를 규정한다.
제2도의 랫치(38)의 출력 포트(38b)에서의 분수 f를 표시하는 스큐워드 SK는 우측으로 기울어져 가산기(34)의 입력포트(34b)에 공급되어 우측으로 기울어진 워드 DPW에 가산된다. 가산 결과의 정수부를 표시하는 워드 CNTPR이 가산기(34)의 출력 포트(34c)에서 나타난다. 워드 CNTPR의 각 비트는 워드 DPW의 정수부 M에 대응하는 비트와 동일한 수치 중량을 갖는다. 워드 CNTPR는 랫치(35)의 입력 포트(35a)에 공급된다. 랫치(35)는, 제2도의 디코더(23)의 펄스 CL의 제어하에서, 제4f도의 시간 Tt에서의 워드 CNTPR의 값을 기억하고, 감산기(36)의 입력 포트(36a)에서 주기 길이 워드 ＂PERIOD＂를 발생한다. 감산기(36)는 카운터(21)의 소정 주기 N에서 상태의 전체수를 제어한다. 디코더(23)는, 카운터(21)로부터의 워드 CT를 디코드하여 카운터(21)의 소정의 상태가 발생하면, 펄스 CL과 같은 타이밍 제어 펄스 및 후술될 바와같은 다른 타이밍 펄스를 발생한다. 펄스 CL는, 제4e도의 시간 Tt에서 제2도의 워드 SKIN을 기억하여 분수 F를 포함한 1H 스큐워드 SK를 발생하는 랫치(38)의 클럭 입력단자(38a)에 공급된다. 분수 f의 비트는 워드 DPW의 분수 K의 대응비트와 동일한 수치 스케일 즉 중량으로 표현된다. 분수 f는 가산 결과의 분수부를 표시한다. 따라서, 가산기(34)는 카운터(21)의 직전의 주기 N중에 펄스 CL에 의해 형성된 랫치(38)의 우측으로 기울어진 출력 워드 SK를 우측으로 기을어진 워드 DPW 에 가산하여, 제4f도 및 제4e도에서 도시된 시간 Tt에 있어서 워드 ＂PERIOD＂ 및 SK를 갱신한다.
제2도의 카운터(21) 출력 워드 CT는 감산기(36)의 포트(36c)에서 가산되며, 여기서 워드 ＂PERIDO＂로 부터 워드 CT가 감산되어 포트(36c)에 워드 RS가 형성된다. 워드 RS는 제로 검출기(37)에 공급된다. 제로검출기(37)는 제4j도에 도시된 바와같이, 제2도의 워드 RS가 영일때, 펄스 ＂RESET＂를 발생한다. 따라서 카운터(21) 워드 CT가 카운터(21) 주기 워드 ＂PERIOD＂와 같으면, 카운터(21)는 리셋트되며, 다음 카운터(21)워드 CT가 계수 초기 상태의 1로 된다. 워드 ＂PERIOD＂는, 제4a도의 클럭 CK의 주기 tck의 배수에서 제2도의 카운터(21)의 주기 N의 길이를 나타낸다.
워드 Ca는 예를들어 10비트의 폭을 갖지만, 제1도에서 도시된 프로그래머블 지연장치(42)를 대표하는 감산기 중에서 제2도의 카운터(21)의 그때의 워드 CT를 상수 워드 NPW로부터 감산하여 얻어진다. 제4c도는 워드 Ca에 의해 대표되는 대응하는 시스의 실예를 도시한다. 워드 CT가 워드 NPW와 동일하면, 워드 Ca는 0과 같다. 마찬가지로, 워드 CT가 워드 NPW를 1만큼 초과하면, 통상의 2의 보수계산에 의해,워드 Ca는 1023으로 된다. 카운터(21)의 각 시스중 제2도의 카운터(21)의 계수가 순차 증가함에 따라 상태 Ca=1, Ca=0 및 Ca=1023이 각각 발생한다. 제4c도의 워드 Ca가 영이 되는 시간은 시간 tCJT로 규정되어 있다. 시간 tCJT는 시스 N의 개시 시점, 예를들어 주기 Na의 시간 To로부터 클럭 CK의 (J-1)주기후이다. 시간 To에 연속하는 클럭 CK의 주기 tck중, 카운터(21)로부터의 워드 CT는 1과 같다. 워드 CMao는 상술한 바와같이 워드 Ca=0인때 워드 CMa의 상태로서 규정된다. 따라서 각 워드 CMao는 제4d도에서 대응하는 짧은 화살표로 도시된 바와같은 시간 tcmao=tCTJ+f x tck에서 발생하는 주기적 사상 ecmao을 규정한다. 제공된 워드 CMao의 워드 SK는 카운터(21)의 대응하는 주기 N에서 다른값을 갖는다는 것에 주의할 필요가 있다. 예를들면, 제4e도의 시간 tCJT의 바로 다음에 있는 시간 tck중, 워드 SK는 f과 동일하다. 따라서, 제4d도의 사상 ecmao은 시간 tcmao=tCJT ×f1 ×tck에서 발생한다. 이경우, 분수(단수)분 f은, 제2도의 카운터(21)의 주기 Na의 직전의 주기 N(제4a 내지 4r도에는 도시되어 있지 않음)이 동안 계산되어 있다.
제2도의 장치는 제4d도의 사상 ecmao의 타이밍, 예를들어 시간 tCJT에 대한 사상 ecmao'의 시간 tcmao'를 가산기(34)중에서 제2도의 워드 SK의 전(old)분수 f1을 워드 DPW의 분수 K가산하여 새로운 분수 f2를 형성하여 계산한다. 이와같은 가산에 의해 2진 올림수 C가 발생할 가능성이 있으며, 대응하는 새로운 주기 워드 ＂PERIOD＂는 제4f도의 시간 Tt에서 M+(올림수 c의 값)으로 된다. 제4d도의 연속사상 ecmao사이의 시간은 하기의 예에 기재되는 바와같이 (M+K) × tCK와 같다.
제4e도의 시간 Tt전에 있어서, 분수 결과, 제2도의 워드 SKIN=(f1+k)가 ＜1인 것으로 한다. 올림수 C가 발생하지 않기 때문에 워드 CNTPR은 M 즉 워드 DPW의 정수부와 같다. 제4e도의 시간 Tt에서 제2도의 펄스 CL이 발생하면, 워드 SK는 F2=(f1+k)와 같고 제4f도의 워드 ＂PERIOD＂는 M과 동일하다.
제2도의 워드 CT가 워드 ＂PERIOD＂와 같을 때 제4j도의 리셋트 펄스 ＂RESET＂가 발생하므로, 카운터(21) 주기 Na의 길이는 제4a도의 클럭 CK의 주기 t 의 M주기와 동일하게 된다. 카운터(21)의 주기 Na 중의 제4d도의 시간 tcmao에서 발생하는 대응사상 ecmao는, 제4b도의 주기 Na의 개시 시점 To로부터 (J-1+ f1) x tCK후에 발생한다.
제2 가정으로서, 제4e도의 시간 Tt'전에서, 분수결과. 즉 제2도의 워드 SKIN=(f1+k)가 1보다 크다고 가정하면, 올림수 c가 가산기(34)에서 발생되며, 따라서 워드 CNTPR는(M+1)로 된다. 그 결과, 제4e도의 시간 Ty'에서 펄스 CL 이 발생하면, 제4e도의 워드 SK에 의해 표시되는 분수 f3는 (f1+k)+k-1과 동일하며, 제4f도의 워드 ＂REPIOD＂는 (M+1)과 동일하다. 따라서, 제4b도의 카운터(21)의 주기 Nb의 길이는 클럭 CK의 주기 tCK)의 (M+1) 개분과 동일하게 된다. 카운터(21)의 주기 Nb동안에, 대응사상 emao'는, 제4b도의 주기 Nb의 개시 시점 To'로부터 (J-1+f1+k) x tCK후에 발생한다.
제3 가정으로서, 시간 Tt＂ 전에, 분수 결과 즉 제2도의 워드 SKIN=(f1+2k-1)+k가 1보다 작다고 가정하면, 올림수 C가 발생하지 않으므로 워드 CNTPR는 M과 동일하다. 따라서, 제4e도의 시간 Tt＂에서 펄스 CL이 발생하면, 제4f도의 대응하는 워드 ＂PERIOD＂는 M으로된다. 따라서 제4b도의 카운터(21)의 주기 Nc의 길이는 클럭 CK의 주기 t 의 M개분으로 된다. 대응하는 사상 ecmao＂ 는, 제4b도의 주기 Nc의 개시 시점 To＂로 부터 (J-l+f1+2k-1) x tCK후에 발생한다.
상기로부터 다음과 같은 결론이 나온다. 즉 연속하는 사상 e ＂의, 제4d도의 기간 t '-t 는 클럭
CK의 주기 tCK의 [To'-tCMaO] + [tCMaO'-To'] = [M- (J-1+f1)]+[J-1+f1+k] = (M+K)개분으로 된다.
마찬가지로, 기간 tCMaO＂-tCMaO는 클럭 CK의 주기 tCK의 [To＂-tCMaO')+(tCMaO＂-To＂)=[(M+l)-(J-1+f1+k)]+[J-l+f1+2k-l] = (M+k)개분으로 된다.
따라서, 제4d도의 연속하는 사상 eCMaO사이의 간격의 길이는, 제2도의 워드 DPW의 내용(M+k)로 표시된다. 제4b도의 제공된 주기 N의 길이는, 예를들면, 클럭 CK의 주기 tck의 M개분 또는 (M+1)개분으로 될 것이다. 그러나, 주기 N의 평균 길이는, 후술하는 바와같이, 제4r도의 수평 동기 펄스 Hs의 주기 H와 동일하다.
주기 Na의 시간 Tt보다 전에 발생하는 제4g도의 시간 t 에서, 제2도의 랫치(38)중의 분수 f가 랫치(45)에 보유(세이브)되어 워드 SKD가 형성된다. 워드 SK의 보유(세이빙)은 디코더(23)로부터의 펄스 CH 에 의해 수행된다. 워드 SKD는 우측으로 기울어져 가산기(34)와 동일의 가산기(47)의 입력 포트(47b)에 공급된다. (M+k)를 포함하는 워드 DPW는, 예를들어 우측 시프터를 포함하는 2분할( 2) 유닛(46)을 통하여 가산기(47)의 다른 입력 포트에 공급되어(1/2)x(M+k)와 동일한 우측으로 기울어진 워드 HDPW가 가산기(47)에서의 가산의 결과 정수부인 워드 IHP가 가산기(47)의 입력 포트(49a)에 공급된다. 프로그래머블 지연장치(42)로 부터의 워드 Ca가 가산기(49)의 입력 포트(49b)에 공급되어, 워드 IHP와 가산되며, 워드 Cb가 형성된다. 제4g 및 2도의 스큐워드 SKB는, 가산기(47)에 있어서의 각 분수의 가산의 결과의 분수부 g가 포함되어 있다.
제4h도의 시간 tCTB의 클럭 CK의 단부를 바로 따르는 클럭 CK주기 tCK의 기간중, 워드 Cb는 0이다. 따라서 워드 Cb=0인때의 워드 CMb의 상태로 정의되는 제2도의 워드 CMbo는, 전에 한정된 워드 CMao에 대하여 서술된 것과 동일하게 규정된다. 워드 CMao와 동일하게, 워드 CMbo는, 제4d도의 사상 eCMaO와 동일한 제4i도의 대응하는 주기직 사상 eCMab을 규정한다. 동일하게 제4i도의 사상 eCMab는 예를들어 제4h도의 시간 tCTB로부터 g x tCK다음에 한다.
상술한 바와같이, 워드 HDPW에 의해 제어되는 제1도의 프로그래머블 지연 장치(203)는 제4d도의 사상 eCMaO의 발생을 제4i도의 사상 eCMbO을 규정하는 제2도의 워드 HDPW의 값에 따라 결정되는 양만큼 지연시킨다. 사상 eCMbO은 제4d도의 대응하는 사상 eCMaO에 대하여 H/2만큼 지연된다. 다음의 예에서 나타낸 바와같이, 제4i도의 각 사상 eCMbO는 제4d도의 연속적인 사상 eCMaO사이에 있는 대응하는 기간의 중심에서 발생한다.
제4g도의 카운터(21)의 주기 Na동안에, 시간보다 전에서는 제2도의 랫치(45)는 분수 f 을 보유하고 있다. 워드 HDPW는 (1/2) x (M+K)와 같으므로, 가산기(47)의 포트(47c)에서 나타난 가산 결과는 (1/2) x(M+K)+f1와 동일하다. 가정으로 M이 기수로(2A+1)로 하면, 정수 A는
Figure kpo00002
과 동일하다. 따라서 (1/2) x (M+K)+f1은 (A+1/2+K/2+f1)으로 된다. 또한, (1/2+k/2+f1)과 같은, 제4g도의 워드 SKB의 분수 g1이 1보다 작다고 가정한다. 그러면 워드 IHP는 워드 HDPW의 정수부 A와 동일하다. 워드 IHP와 Ca가 가산기(39)에서 가산되므로, 제4c도의 시간 tCJT로부터 클럭 CK의 주기 tCK의 A개분이 경과하면, 제4h도의 워드 Cb는 영으로 된다. 따라서, 제4i도의 시간 tCMbO에 있어서의 사상 eCMbO는 제4c도의 시간 tCJT로 부터 (A)xtCK+(1/2+k/2+f1) x tCK에서 발생한다. 시간 t 부터 대응하는 시간 t 까지의 전지연 시간 즉 제4i도의 TH/2 는
Figure kpo00003
와 동일하다. 사상 eCMaO는 시간 tCMaO=tCJT+f1X tCK에서 발생하므로, 제4i도의 사상 eCMaO는 제4d도의 바로 선행하는 사상 eCMaO로부터
Figure kpo00004
다음에 발생시킨다. M과 분수 g 에 대하여 상기와는 다른 가정을 해도 동일한 결과를 얻을 수 있다.
연속하는 사상 eCMaO에 의해 규정되는 주지는 (M+K)와 같으므로, 제4i도의 각 사상 eCMbO는, 제4d도의 연속 사상 eCMaO및 eCMaO' 사이의 기간 tCMaO-tCMaO'의 중심에서 발생된다. 후술하는 바와같이 본 발명의 특징에 따르면, 제4i도의 사상 eCMaO의 시간 tCMbO에 따라, 매 주기 H마다 반복되는 리트레이스 기간이 하나 걸러 발생한다. 또한, 리트레이스 기간의 다른 것은 제4d도의 사상 eCMaO의 시간 TCMaO에 따라 발생한다.
제2도의 주파수 fH의 동기 펄스 Hs각각은 클럭 CK에 의해 샘플되며, 대응하는 샘플은 아날로그-디지탈 변환기와 같은 디지타이저 유닛(61)에서 디지탈화되어, 통상적인 방법으로 워드(207)를 형성한다. 연속적으로 디지탈화된 동기 워드(207)는 디지탈 저역 필터(25)의 입력 포트(25a)에공급된다. SY는 필터(25)기 출력에서 나타나는 연속 디지탈화 동기 워드 SY는 동기 위상 비표기(22)의 입력 포트(22a)에 공급된다. 후술하는 바와같이, 동기 워드 SY는 제4r도의 대응 동기 펄스 Hs에 제4d도의 각 사상 e 을 동기시키고, 제2도의 주기 길이 워드 DPW을 얻도록 사용된다.
제3a 내지 3g도는 제2도의 위상 고정 루프 회로(20)의 동기화를 설명하는데 유용한 타이밍 선도이다.
제2,3a 내지 3g도와 제4a 내지 4r도에서 사용되고 있는 참조 번호와 기호중 동일의 것은 동일한 구성 요소나 또는 기능을 나타낸다. 제3a도는 제4r 및 3a도의 기간 T동안에, 사다리꼴 포락선(1)을 형성하고 있는, 이상적인 사다리꼴 수평 동기 펄스 Hs를 디지탈화하여 얻은 제2도의 연속 디지탈화 동기 워드 SY의 한 예를 도시한다. 제3a도의 포락선(1)은 긴 점선으로 도시한 바와같이 전연부(72)와 후연부(73)를 포함한다.
시간 Tb와 Tc의 전체 기간 T동안에, 각 동기 워드 SY는 제3d도의 클럭 CK의 각 전연의 후에 나타난다.
워드 SY는, 포락선(1)에 까지 이르는 워드 SY의 각 크기를 나타내는 수직 화살표에 의해 개략적으로 표시된다.
제2도의 디코더(23)는 제3c도 또는 4도의 시간 Tm에서, 제5도외 워드 CT의 예정된 값이 발생할때, 예를들면 워드 CT가 315일때 제어 펄스 MS를 발생시킨다. 제어 펄스 MS는 위상 비교기(22)의 단자(226)에 공급되며, 워드 SY를 형성하는 대응 동기 펄스 Hs와 위상 비교된다.
제5도는 위상 비교기(22)의 블럭선도를 개략적으로 도시한다. 제1, 2, 3a 내지 3g, 4a 내지 4r 및 5도를 통해 동일 참조번호, 부호는 동일 소자 또는 기능을 나타낸다. 제5도의 위상 비교기(22)는 어큐뮬레이터(26)를 구비하고 있으며, 이 어큐뮬레이터(26)는, 제2도의 디코더(23)로부터의 신호 CAC의 제어를 수신하여, 제3a도의 기간 T의 개시 시점 Tb로부터 시간 Tm까지 누산한다. 연속 동기 워드 SY를 초기값 0부터 감산적으로 제5도의 펄스 MS에 관련된 시간 Tm에서, 플립-플롭(27)의 출력 단자(27a)의 신호 FFO가, 제3c도에 도시된 바와같이, 제1논리 레벨에서 제2 논리 레벨로 토글한다. 제5도의 플립-플롭(27) 신호 FFO는 클럭 입력 단자(22b)에서, 제어 펄스 MS의 전연을 수신한 후에 토글한다. 시간 Tm 후에 제3a도의 기간 T종료 시간 Te까지, 신호 CAC에 의해 제어됨에 따라, 각 동기 워드 SY가 어큐물레이터(26)에서 가산적으로 누산되며 감산과 이것에 연속한 가산의 누계를 포함한 출력 워드 ACW가 공급된다.
제3a도의 제2 타이밍 실시예에서, 동기 워드 SY2로 참조되는 동기 워드 SY는 포락선(2)을 지시하는 수직 화살표에 의해 개략적으로 도시된다. 점선에 의해서 도시된 포락선(2), 포락선(1)에 있어서의 것과 동일의 전연부(70)와 후연부(71)갖고 있다. 기간 T와 동일 길이의 기간 T2의 중심점 Tc2는 기간 T의 중심점 Tc으로 부터 지연되어 있다. 여기서 각 워드 SY2는 그 포락선(2)의 전연부(70)에서의 값이 포락선(1)의 대응하는 전연부(72)에 있어서의 대응하는 워드 SY1보다도 작고, 또한, 후연부(71)에 있어서의 같은 포락선(1)의 후연부(73)에 있어서의 대응하는 워드 SY1의 값보다도 크다. 따라서, 주기 T2의 종료시간 Te2에서의 워드 ACW의 전체합은 주기 T2의 종료시간 Te2에서 보다 더 정이다. 따라서, 워드 ACW의 크기는 대응 기간 T2-Tm 또는 Tc-Tm의 길이에 비례한다. 따라서, 워드 ACW의 크기 및 극성값은 제3b도의 펄스 MS의 전연에 의해 정의된 시간 Tm과 기간 T의 실제 중심점 Tc사이의 시간차 즉 (Tc-Tm)에 대응한다.
제5도의 어큐뮬레이터(26)의 출력 워드 ACW는, 스케일러(28)의 입력 포트(28a)에 공급된다. 스케일러(28)는 워드 ACW로부터, 제3a도의 시간차, Tc-Tm을 예를들어 (Tc-Tm)/tCK와 동일한 비율 n의 형으로 나타내는 워드 SCW를 발생한다. 비율 n은, 시간차 Tc-Tm에 관하여, 예를들어, 클럭 CK의 주기 tCK의 1/32의 분해능을 갖고 있다.
분수 f를 포함하는 제2도의 워드 SK는 제5도의 감산기(30)의 포트(22d)에 공급되어 워드 SCW로부터 감산되며, 레지스터(31)의 입력 포트(22g)에서 워드 SCW가 발생된다. 레지스터(31)는 각 워드 SCWD를 기억하고, 이것을 출력 포트(22e)에 전송하여, 제5도의 위상 워드 PH를 발생한다. 따라서, 이 위상 워드 PH는 [(Tc-Tm)/tCK-f]와 같다. 이 위상 워드 PH는 제3a도의 주기 T의 종료시간 Te에 연속하는 제3e도의 시간 Tr에서 클럭단자(22e)에 공급된 제2도의 디코더(23)로부터의 펄스 CC에 의해, 레지스터(31)에 클럭 입력되고 클럭 출력된다.
후술될 바와같이 시간 Tcc=Tm+fxtCK은 제3a도의 주기 T의 중심의 계산된 또는 기대된 발생 시간을 나타낸다. 시간 TCC와 사상 eCMaO의 대응하는 시간 tCMaO동안의 시간은, 본질적으로 제3d도의 클럭 CK의 주기 tCK의 예정된 정수 배수와 같다. 따라서, 시간 Tcc도 제4d도의 사상 eCMaO의 시간 tCMaO와 동일한 주기길이(M+K)xtCK로 주기적으로 반복한다. 따라서,사상 eCMaO의 발생을 제4r도의 대응 동기 펄스 Hs와 동기시키기 위하여는, 제3a도의 주기 T의 실제 중심점 Tc가 계산된 시간 Tcc와 일치하면 충분하다. 따라서, [(Tc-Tm)/tCK-f]와 동일한 제2도의 워드 PH는 제3a도에서 도시한 기간 T의 실제중심점 Tc와 간격 계산된 중심점 Tcc사이의 시간 차이를 표시한다. 제2도의 워드 PH가 정인때는, 제3a도의 실제 중심 시간 Tc는 계산된 중심 시간 Tcc보다 크다 즉 지연된다. 그 반대로, 제2도의 워드 PH가 부인때는 제3a도의 실제 중심 시간 Tc는 계산된 중심 시간 Tcc 보다 작다 즉 빠르다. 시간 Tcc가 시간 Tc와 같으면, 제2도의 위상 워드 PH는 영이다.
위상 워드 PH는 제2도에서 도시된 종래 구성의 디지탈 저역 통과 필터(32)에 공급되며, 필터(32)의 출력 워드 LPFO가 형성되며, 이것이 가산기(33)의 입력 포트(33b)에 공급된다. 필터(32)는, 예를들어, 제3f도의 대응하는 시간 Ts에서 디코더(23)에 의해 발생된 수평 주파수 펄스 CLPF의 제어하에서 각 위상 워드 PH를 가산적으로 누산하는 어큐뮬레이터로 구성할 수 있다. 시간 Ts는 제3e도의 펄스 CC의 시간 Tr보다 후에 나타난다. 제2도의 위상 워드 PH가 정상 상태인 영일 때, 저역 필터(32)로부터의 워드 LPFO는 변하지 않는다. 예를들어 부의 위상 워드 PH는 예를들면 워드 LPFO의 값을 감소시키고, 정위상 워드 PH는 워드 LPFO의 값을 증가시킨다. 수평 주기 길이 발생기(33)의 가산기는, NTSC 합성 텔레비젼 신호의 소정 주기 H에 포함된 클럭 CK의 주기 tCK의 정규의 수를 나타내는 워드 PR을 워드 LPFO의 정수부에 가산하고, 포트(33a)에서 편향 주기 워드 DPW를 형성한다. 상술한 바와같이, 주기 길이 워드 DPW는 1H 스큐워드 SK에 가산되어 펄스 CL가 제3g도의 시간 Tt에서 발생할 때 갱신된 워드 ＂PERI0D＂와 SK가 발생된다. 시간 T1는 제3f도의 시간 Ts바로 후에 발생한다.
제3a도에 있어서, 실제 중심시간 TC가 계산된 중심 시간 Tcc보다 늦다고 가정하면, 제2도의 위상 워드 PH는 정값이다. 위상 워드 PH가 다시 정으로 증가하면, 워드 DPW 는 크게 된다. 제3a도에 있어서, 계속되는 간격 T에서, 이 큰 워드 DPW가, 전의 중심시간 Tcc로부터의 간격이 전보다도 큰 시간 간격을 나타내는 계산된 중심 시간 Tcc를 발생한다. 따라서, 이 계산된 중심 시간 Tcc는 동기화를 성취하도록, 실제 중심 시간 Tc에 보다 가까와진다. 안정상태 즉 동기된 상태에서는 제3d도의 시간 Tm에 있어서의 클럭 CK의 연부는, 간격 T의 실제 중심점 Tc로부터 클럭 CK의 주기 tCK의 분수분 f만큼 빨리 발생한다. 이 안정 즉 동기된 상태에서는 제4d도 및 4i도의 각 사상 eCMaO및 eCMbO(이것은 각각 제2도의 워드 CMa 및 CMb에 수반하는 것이지만)의 각각은, 제4r도의 대응하는 수평 동기 펄스 Hs로부터 각각 대응하는 상수 지연 시간만큼 지연되어 발생한다.
제2도의 멀티플렉서(40)의 선택 단자(40c)에서 나타나는 플립-플롭(55)의 출력신호 ＂TOGGLE＂이 제1 논리상태에 있을 때, 포트(40a)의 워드 CMa는 우측으로 기울어져 가산기로 구성된 프로그래머블 지연장치 (51)의 입력 포트(51a)에 공급된다. 위상-제어-루프 회로(120)의 이상 워드 LPFO'가 우측으로 기울어져 프로그래머블 지연장치(51)의 가산기의 포트(51b)에 공급된다. 지연장치(51)의 출력 포트(51c)에서 발생되며, 제4k도에 개력적으로 도시된 프로그래머블 지연 장치(51)의 가산의 결과의 정수부를 표시하고 있는 워드 CMI가 제로 검출기(52)에 공급된다. 제로 검출기(52)는 제4k도의 워드 CMI가 영이될 때, 제4m도에서 도시하는 펄스 ＂START＂를 시간 TCMlO에서 발생한다. 펄스 ＂START＂는 제2도의 펄스 발생기 유닛(53)에 공급시켜, 이 발생기로부터 통상 방법으로 외부로부터의 제어 워드 ＂WIDTH＂에 의해 제어되는 폭 W를 갖는 펄스 PGP가 발생하게 된다. 이 워드 ＂WIDTH＂은 펄스 발생기(53)의 입력 포트(53c)에 공급된다.
펄스 PGP는 게이트 지연 장치(54)에 공급된다. 게이트 지연장치(54)는 각 펄스 PGP를 클럭 CK의 주기 tCK의 분수 q만큼 지연시켜, 제4n도의 신호 ＂HORORIVE＂의 대응하는 펄스의 hd성분을 발생한다. 제2도의 지연 장치(51)의 출력 포트(51c)에서 워드 CMP의 분수 q가 프로그래머블 지연 장치(51)의 가산기에서의 가산 결과의 분수부(소수부)를 나타낸다. 제4h도의 펄스 hdl의 폭 W는, 제4q도의 펄스 fb1의 대응하는 폭과 중첩하기에 층분한 폭이다.
게이트 지연 장치(54)는 예를 들면 32개의 균일한 간격으로 배치된 탭을 갖는 tCK의 시간 지연을 제공하는 지연라인을 포함한 것을 사용할 수 있다. 예를들어 제2도의 워드 CMP의 5비트의 제공된 조합에 의해, 32개의 탭중 대응하는 탭이 선택되어, 그 수치에 따라서 클럭 CK의 주기 6ck의 분수분만큼 펄스 PGP를 지연시킨다. 예를들어, 워드 CMP의 분수 q가 (00101)2와 같으면, 제공된 지연은 tCK의 32분의 5이다. 따라서, 제4n도의 신호 ＂HORDRIVE＂의 각 성분 펄스 hdl은, 예를들면, q1을 제2도의 워드 CMP에 포함되는 분수로 할때, 시간(T +q xt )에서 발생한다.
예를들면, 제4n도의 신호 ＂HORDRIVE＂의 펄스 성분의 후연이 발생하면, 신호 ＂TOGGLE＂의 상태가 제4P도에 도시된 바와같이 제2 상태로 변화한다. 그러자 이 신호 ＂TOGGLE＂에 의해 멀티플렉서(40)의 포트(40b)의 워드 CMb가 프로그래머블 지연 장치(51)의 입력 포트(51a)에 공급되며, 그 출력 포트(51c)에 워드 CMI 및 CMP의 형태로 나타난다. 그 출력 포트(51c)의 워드 CMI(제4K)가 0으로 되면, 제로검출기(52)가 시간 TCMlO'에 있어서 펄스 ＂START＂를 발생한다. 이것은 시간 TCMlO에 대하여 전에 기술된 것과 동일한 방법으로 수행된다. 이와같이 제4m도의 시간 TCMlO는 제4h도의 워드 Cb에 의해 결정된다. 제4n도의 신호 ＂HORDRIVE＂의 펄스 hd2성분의 후연에 의해 제2도의 플립-플롭(55)이 제4P도에 도시된 바와같이 제1 상태로 복귀하고, 기술한 바와같이, 포트(40a)에서 각 워드 CMa의 워드 Ca 및 SK가 프로그래머블 지연 장치(51)의 입력 포트(51a)에 공급된다. 따라서, 본 발명의 특징에 따르면, 제4n도의 신호 'HORDRIVE'의 교대로 나타나는 성분 펄스 h 의 타이밍은, 제2도의 멀티플렉서(40)의 포트(40a) 및 (40b)의 각각 제공되는 워드 CMa 및 CMb에 의해 교대로 제어된다.
예를들어 제4n도에 도시된 바와같이 사다리골 형상을 갖으며, 수평 플라이백으로 유출된 편향 출력단(41)으로부터의 펄스 'FLYBACK＂의 각각이, 디지타이저 유닛(61)과 동일한 디지타이저 유닛(61')에서 디지탈화되어, 위상 비교기(22')의 입력포트(22a')에 연속하는 디지탈화된 플라이백 워드 SY'를 공급한다. 위상-제어 루프 회로(120)의 플라이백 워드 SY'는 위상-고정-루프 회로(20)의 동기 워드 SY와 동일한 것이다. 위상 비교기(22')는 위상-고정-루프-회로(20)의 비교기(22)와 동일하게 구성될 수 있다. 따라서, 위상 비교기(22')의 포트(22a') 내지 (22e')는 위상 비교기(22)의 포트(22a)내지 (22e)와 기능상으로 동일하다. 디코더(23')가 디코더(23)의 펄스 MS, CAC, CC 및 CLPF와 동일한 펄스 MS', CAC', CC' 및 CLPF'를 발생하도록 대응하는 소정치 워드 Ca를 디코드한다. 예를들어 펄스 CC'는 단자(22c')에 공급된다. 동일하게 스큐워드 SK는 위상 비교기(22')의 포트(22d')에 공급된다.
예를들어, 제3a도의 동기 워드 SY의 포락선(1)과 동일한 사다리꼴 포락선을 나타내는 플라이백 워드 SY'가 제4q도에서 도시하는 실제 중심 시간 Tc'를 갖는 리트레이스 간격 T'동안에 연속적으로 발생된다고 가정한다. 간격 T'와 중심 시간 Tc'은 제3a도의 간격 T와 중심점 Tc와 동일한 것이다. 제4q도의 실시예에서, 위상 비교기(22')의 단자(22b')에 공급되는 제2도의 펄스 MS'의 전연은 제4o도에 도시된 바와같이, 제4d도의 시간 t 에서 발생된다. 위상 비교기(22)의 작동과 동일한 방법으로, 제2도의 위상 비로기(22')의 포트(22e')에서의 위상 워드 PH'가 대응하는 시간차(Tc'-tCMaO를 표시한다. 위상 워드 PH'에서 항 tCMaO는 위상 비교기(22)의 위상 워드 PH에서의 항 Tcc에 상당한다. 동일한 방법을 사용하면, 제4q도와 펄스 ＂FLYBACK＂의 각 펄스 fbl의 간격 T'의 중심점 Tc'가 제4d도의 대응하는 시간 tCMaO보다 더 큰 경우에는, 제2도의 위상 워드 PH'는 정이다. 반면에, 제4q도의 시간 Tc'가 시간 tCMaO와 같으면, 제2도의 위상 워드 PH'는 영으로 된다.
제2도의 위상 워드 PH'는 부호 보수화된 워드 PHi를 생성하는 부호 보수화 유닛(58)에 공급된다. 예를 들어, 워드 PH'가 부일때, 워드 PHi는 정이며, 워드 PH'와 같은 절대값을 갖는다. 워드 PHi는 위상-고정-루프 회로(20)의 필터(32)와 동일한 저역 통과 디지탈 필터(32')에 공급된다. 이 필터(32')의 출력 워드 LPFO'는 제4r도의 펄스 Hs의 위상 변동에 대한 저역 필터(32)의 응답시간 보다 짧은 응답 시간을 제4q도의 펄스 ＂FLYBACK＂의 위상 변동에 대하여 나타난다. 위상 워드 PH'가 영일 때 발생하는 제2도의 위상-제어-루프 회로(120)의 정상 상태에서는, 워드 LPFO'는 부이며, 이 값은 제4q도에서 도시하는 펄스 ＂FLYBACK＂의 하나걸르는 플라이백 펄스 fb1와 fb3의 각 중심점 Tc'가 제4d도의 시간 tCMaO및 tCMaO'에서 발생하도록 하는 값이다. 제4n도의 신호 ＂HORDRIVE＂의 성분 펄스 td1는 제4d도에 있어서의 대응하는 시간 tCMaO보다도 (Q+h) xtck와 같은 주기 tLEAD만큼 빨리 발생한다. 여기서 Q와 h는 제2도의 워드 LPFO'의 정수부 및 분수부이다.
프로그래머블 지연장치(42)의 가산기에 접속된 제2도의 워드 NPW가 디코더(23')의 펄스 MS'와 디코더(23)의 대응하는 펄스 MS사이의 상대적인 타이밍을 제어한다. 워드 NPW의 값을 변화시켜 예를들어, 제4q 및 4r도의 펄스 fb1및 Hsa의 중심시간 Tc'와 Tc간의 지속시간이 대응하여 변환한다.
영상관의 빈 전류가 변화하면, 얼터 전류가 변화한다. 출력단(41)의 플라이백 변성기로부터 유출된 얼터 전류가 변화하면, 제4q도의 펄스 fb1와 제4h도의 펄스 간의 지연 시간도 수평 출력 스위칭 트랜지스터의 저장 시간이 변화하기 때문에, 변화되어 버린다. 지연시간의 그와같은 변화에 의해 제4q도의 펄스 fd1의 간격(Tc'-tCMaO)가 영으로부터 변화하는 것으로 가정한다. 이 경우에, 제1도의 워드 PH'는 좀더 정으로 되며 워드 LPFO'는 보다 부로된다. 따라서, 제4n도의 다음 펄스 h 는 일찍 발생하여, 그결과 제4q도의 펄스 ＂FLYBACK＂도 일찍 발생한다. 그결과, 빔 전류변화에 의해 발생된 추정된 상기 펄스 fb1의 기간의 변동을 수정하도록, 다음 간격(Tc'-tCMaO)의 길이가 감소하게 된다.
본 발명의 특징에 따르면, 제2도의 동일 워드 LPFO'가 각각 사상 eCMaO및 eCMbO에 대응하는 제4n도의 연속하는 펄스 hd의 타이밍을 제어한다. 예를들어, 제4i도의 시간 tCMbO가 제4d도의 시간 tCMaO로부터 H/2만큼 떨어져 있으므로, 제4q도에 도시되고 전술한 바와같이, 제4i도의 시간 tCMbO에 대응하는 제4q도의 플라이백 펄스 ＂FLABACK＂의 펄스 fb1는, 바로 선행하는 펄스 fb1로부터 H/2후에 나타난다. 펄스 fb1는 제4d도의 시간 tCMaO에 일치한다. 따라서, 저역 통과 필터(32')의 제2도의 펄스 CLPF'에 의한 갱신은 각 수평 기간 H에서 한번 행해진다. 여기서 이코더(23')는 저역 필터(23')의 갱신이 예를들어 제4q도의 플라이백 펄스＂FLYBACK＂의 주파수에 상당하는 2fH에서 행해지도록 설계하여도 좋다.
제2도의 동기 펄스 Hs가 없으면, 필터(32)의 워드 LPFO가 영으로 되며, 워드 PR=910과 동일한 워드 DPW에 의해 제1도의 구성은, NTSC방식에 있어서의 주기 H의 정규값의 1/2과 동일한, 910/2 × tCK만큼 떨어진 리트레이스 기간을 형성하도록 작용한다.

Claims (10)

  1. 라인 동기 입력 신호(Hs)의 주어진 주기에서 편향 사이클의 주파수가 상기 입력 신호보다 높게 되도록 대응하는 편향 사이클의 타이밍을 제어하는 라인 편향 회로(253,54,41)의 편향 출력신호의 제1 및 제2 성분신호를 발생시키는 장치에 있어서, 상기 라인 동기 입력 신호(Hs)에 응답하여 상기 주어진 주기에서 상기 입력신호(Hs)로부터 대응하는 간격으로 분리된 제1(CMa) 및 제2(CMb)주기 신호를 발생시키는 위상 고정 루프 회로(20)와, 상기 제1(CMa) 및 제2(CMb)주기 신호에 응답하여, 상기 라인 동기 출력신호(Hs)의 상기 주어진 주기동안 상기 제1주기 신호(CMa)로부터는 상기 편향 출력신호의 재 1성분 신호를 발생하고, 상기 제2주기 신호(CMb)로부터는 상기 편향 출력신호의 제2성분을 발생하며, 편향 사이클 표시신호(FLYBACK) 및 상기 제1(CMa) 및 제2(CMb)주기 신호중 적어도 한 신호에 응답하여 상기 제1 및 제 2성분 신호의 타이밍을 제어하는 위상 검파기(202')를 포함하는 위상 제어 루프 회로(120)와, 상기 출력신호에 응답하며, 상기 편향 사이클의 주파수가 상기 입력 신호(Hs)보다 더 높도록 편향 출력신호의 제 1(CMa) 및 제2(CMb)성분 신호의 각각의 발생에 따라 상기 편향 사이클의 주어진 사이클을 발생시키는 상기 라인 편향 회로(253,54,41)의 라인 출력단(41)을 구비하고, 상기 출력단(41)은 상기 편향 사이클의 주파수에 관련된 주파수에서 편향 사이클 표시신호(FLYBACK)를 발생하여 상기 편향 사이클의 위상 정보를 제공하는 것을 특징으로 하는 편향 출력신호 발생장치.
  2. 제1항에 있어서, 상기 위상-제어-루프 회로(120)는 상기 제1 및 제 2편행 출력신호(HORDRIVE)중 단지 한 신호에만 관련된 라인 편향 전류의 한 사이클에 대응하는 편향 사이클 표시 신호(FLYBACK)에만 응답하는 것을 특징으로 하는 편향 출력신호 발생장치.
  3. 제1항에 있어서, 상기 위상-제어-루프 회로(120)는 상기 제1(CMa) 및 제2(CMb)주기 신호중 한 신호에만 응답하여 상기 한 주기신호(CMa)에 따라 상기 제1 및 제2편향 출력신호(HORDRIVE)모두의 타이밍을 이상(위상 시프팅)시키는 것을 특징으로 하는 편향 출력신호 발생장치.
  4. 제1항에 있어서, 상기 제1 및 제2편향 출력신호(HORDRIVE)모두가 동일 신호 라인상에 공급되는 것을 특징으로 하는 편향 출력신호 발생장치. '
  5. 제1항에 있어서, 상기 입력신호(Hs)와 일정한 위상 관계를 가지며 또는 이 입력 신호(Hs)보다 높은 주파수를 갖는 제3주기 신호(CMa,CMb)를 발생하도록 상기 제1(CMa) 및 제2(CMb)주기 신호를 결합하는 수단(40,51)을 구비하며, 상기 제3주기신호(CMa,CMb)는 이 신호로부터 상기 제1 및 제2편향 출력신호(HORDRIVE)를 발생시키는 상기 위상-제어-루프 회로에 공급되는 것을 특징으로 하는 편향 출력신호 발생장치.
  6. 제5항에 있어서, 상기 제3주기 신호(CMa,CMb)의 주파수는 상기 입력 신호(Hs)의 주파수의 정수배인 것을 특징으로 하는 편향 출력신호 발생장치.
  7. 제5항에 있어서, 상기 결합수단은 상기 제1(CMa) 및 제2(CMb)주기신호를 번갈아 공급하여 상기 제3주기 신호(CMa,CMb)를 멀티플랙서(40)를 포함하는 것을 특징으로 하는 편향 출력신호 발생장치.
  8. 제5항에 있어서, 클럭 신호원(CK)를 구비하며, 상기 제3주기 신호 발생 수단(40,51)은 이들 수단의 타이밍 정보를 제공하는 상기 제3주기 신호(CMa,CMb)의 정수부(CMI)와 분수부(CMP)를 형성하며, 상기 정수부 신호(CMI)는 상기 클럭신호(CK)의 대응하는 사이클을 표시하며, 상기 분수부 신호(CMP)는 상기 플럭 신호(CK)의 한 사이를의 대응하는 분수를 표시하고. 상기 재 3주기 신호(CMa,CMb)의 상기 정수부(CMI) 및 분수부(CMP)신호에 응답하여 이들 신호에 포함된 타이밍 정보에 따라 상기 제1 및 제2편향 출력신호(H0RDRIVE)를 발생하는 수단(253,54)을 구비한 것을 특징으로 하는 편향 출력신호 발생장치.
  9. 제5항에 있어서, 상기 제3주기 신호(CMa,CMb)는 상기 제1(CMa) 및 제2(CMb)주기 신호의 최소한 하나에 따라 상기 제3주기신호(CMa,CMb)를 시간 시프트시키는 상기 위상-제어-루프 회로(120)의 시간 시프트 수단(51)에 공급되어, 이 수단으로부터 시간 시프트된 제 3주기 신호(CMI,CMP)를 발생하고, 상기 위상-제어-루프회로(120)는 상기 시간 시프트된 제3주기 신호(CMI,CMP)로부터 제1 및 제2편향 출력신호(HORDRIVE)를 발생시키는 것을 특징으로 하는 편향 출력신호 발생장치.
  10. 라인 동기 입력 신호(Hs)에 응답하여 편향 사이클의 주파수가 상기 입력 신호의 주파수보다 높게 되도록 상기 입력 신호의 주어진 주기동안 편향 회로에서 대응하는 편향 사이클을 형성하는 편향 출력신호 (HORDRIVE)를 발생시키는 장치로서, 상기 라인 동기 입력 신호(Hs)에 응답하여 상기 입력 신호(Hs)의 주파수에 관련된 주파수에서 주어진 주기 동안 주기신호(Ca)를 발생하는 위상 고정 루프 회로(20)와, 상기 출력신호(HORDRIVE)에 응답하여 상기 고주파수 편향 사이클을 발생하고 상기 고주파수 편향 사이클의 위상 정보를 포함하는 편향 사이클 표시 신호(FLYBACK)를 발생하는 상기 라인 편향 회로의 라인 출력단(41)과, 상기 고주파수 편향 사이클 표시 신호(FLYBACK) 및 상기 주기 신호(Ca)에 따라, 제어신호(LPFO')를 발생하는 위상 검파기(202')를 갖는 위상 제어 루프 회로(120)를 구비하며, 상기 위상 제어 루프는 상기 주기신호(Ca)에 응답하여 상기 입력 신호(Hs)의 주파수보다 높은 주파수에서, 또한 상기 위상 검파기(202')의 상기 제어 신호(LPFO')에 따라 결정된 위상으로 상기 편향 사이클을 형성하는 상기 출력신호(HORDRIVE)를 발생하는 편향장치.
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