JPS59168789A - テレビジヨン受像機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、インターレース方式の映像信号が供給され、
ノンインターレース表示をするようにしたテレビジョン
受像機に関する。

背景技術とその問題点 一般にインターレース方式における画面表示は、走査線
が５２５本である場合には２６２．５本で１フイールド
が構成され、これを６０Ｈｚで送ることにより面フリッ
カが抑えられている。また、垂直解像度を得るために、
次のフィールドは＋走査線間隔だけずらして走査される
ようになされている。

しかしながらこの場合、巨視的には６０枚／秒の像数で
あっても、微視的に見れば１本の走査線は５秒毎に光っ
ておシ、その表示周期は六秒である。そのため、画像の
動きに追従して注視点が動くと、１フイ一ルド分の粗い
１本おきの走査線構造が目立ち、画質を劣下させている
。

この走査線構造の粗さを軽減するために、水平周波数が
２倍の倍速走査がなされるテレビジョン受像機が提案さ
れている。この場合、各走査線の表示周期は爾秒とされ
、走査線構造の粗さは軽減され、高画質を得ることがで
きる。

この水平周波数が２倍とされた倍速走査を行うために、
インターレース方式の映像信号は水平周波数が２倍とさ
れたノンインターレース方式の映像信号に変換されて受
像管に供給され、この受像管にノンインターレース表示
がされる。

このような変換処理、つｔ、ｂ倍走査変換処理は、他の
信号処蝉、例えば輝度信号・色信号分離や色彷調等の処
理と同一の基準同期系で処理することが望ましい。即ち
、色処理はカラーバーストを基準同期とするので、倍走
査変換処理もこれを基準同期として処理することがシス
テム構成上整合性があシ、簡単でかつ安価である。

しかしながら、従来の倍走査変換処理においては水平同
期信号を基準同期としている。従って、従来のものにお
いては、色処理はカラーバーストを基準同期とし、倍走
査変換処理は水平同期信号を基準同期とするもので、同
期系が２種必吸であった。

カラー映像信号には同期情報としてカラーバースト、水
平同期信号、垂直同期信号の３つの同期及び周波数が高
精度に保証されている。これは力２−バーストが正しく
ないと色相の変化をきたし、正しい色再生が行なえない
からである。これに対し水平及び垂直同期信号はカラー
バーストはど厳格とされていない。このように色処理の
ことを考えるならば、カラーバーストを基準同期にとる
べきである。

色処理に対し、倍走査変換処理は水平走査線構造の変換
処理であシ、画像の組立方法を変える処理であるから水
平同期信号を基準にとるべきである。

第１図は倍走査変換処理をするための原理回路図を示す
ものである。

同図において、（１）及び（２）は夫々ラインメモリ、
（３）及び（４）は夫々切換スイッチである。切換スイ
ッチ（３）及び（４）はＩＨ（１水平期間）毎にその状
態が切換えられ、切換スイッチ（３）がメモリ（１）及
び（２）の一方の側に切換えられるとき切換スイッチ（
４）は他方の側に切換えられる。入力端子（５）に供給
されるインターレース方式の映像信号Ｓｉは、メモリ（
１）及び（２）に交互にＩＨ分ずつ書き込みがされると
共に、このメモリ（１）及び（２）の一方に書き込みが
されているＩＨに、他方のメモリ（２）及び（１）から
は前のＩＨに書き込まれた映像信号のＩＨ分が２回続け
て読み出される。従ってこの場合、出力端子（６）には
映、１ 像信号８ｉの各走査線の映像信号か、Ｈの周期をもって
２回ずつ連続する、水平周波数が２倍とされたノンイン
ターレース方式の映像信号ＳＮＩが得られる。

ここで、メモリ（１）及び（２）への書き込み開始位相
は第２図Ａに矢印で示すように映像信号Ｓｉ　（第２図
Ｂに図示）の水平帰線区間にくる必要がある。

このとき、映像信号８ＮＩは同図Ｃに示すようになり、
良好なノンインターレース表示がされる。これに対し、
メモリ（１）及び（２）への書き込み開始位相が第３図
Ａに示すように、映像信号Ｓｉ　（同図Ｂに図示）の映
像区間に来たガらば、映像信号８ＮＩは同図Ｃに示すよ
うになシ、表示される画像の左右両側罠段差が現われ見
苦しいものとなる。

ところで、ＮＴＳＣ方式のカラー映像信号では、色副搬
送周波数ｆｓｃと水平周波数ｆｂとは次式のように関係
づけられている。

４５５　　　　　　　・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・（１）ｆｓｃ＝−Ｔｆ
ｈ そして、デジタル化するための標本化周波数として４　
ｆｓｃが用いられることが多いが、このとき１走査線の
画素数は９１０個と々る。

上述したように水平同期信号の瞬時周波数（ＩＨの長さ
）は放送局自体においても厳格でなく、さらに、例えば
家庭用ＶＴＲ（ビデオテープレコーダ）を介在させると
ジッタ等によシこれが一層増長される。このような事情
から、厳格なカラーバーストを基準同期としたとき、メ
モリ（１）及び（２）への書き込み開始位相をどこに定
めるかが難しくなる。

即ち、単純に入力映像信号Ｓｉの水平同期で書き込み開
始位相を決めるとするなら、瞬時周波数（ＬＨの長さ）
は変化しているので、■走査線が９１０個の画素という
定義が成立しなくなり、メモリの過不足を生じ再生画像
の同期が乱れるのである。そこで従来、倍走査変換処理
においては水平同期信号を基準同期としている。

即ち、第４図に示すようにＩＨの時間を常に９１０等分
して基準のマスタークロックを作っている。同図におい
て、（力は同期分離回路であシ、端子（８）よシ映像信
号Ｓ、が供給され、ここで同期信号が分離される。そし
てこの分離された同期信号が水平同期分離回路（９）に
供給されて水平同期信号１（ｓｙｎｃが得られ、これが
位相比較器α０）に供給される。また、ａυは略８　ｆ
ｓｃの周波数の発振信号を得る電圧制御型可変周波数発
振器を示し、これからの発振信号は分周比が責の分周器
ａ２）、分周比が布の分周器０階を介して位相比較器（
１０）に供給され、水平同期信号Ｈ５ｙｎｃと位相比較
される。そして、その比較誤差信号はロー・ぐスフィル
タ０４）を介して発振器ａυに制御電圧として供給され
る。従って、発振器（１１）及び分周器（１２）の夫々
からは、水平同期信号Ｉ（ｓｙｎｃに同期した８　ｆｓ
ｃ及び４　ｆＳＣの周波数の読み出しクロックＣＬＫＲ
及び書き込みクロックＣＬＫｗが得られる。丑だ、分周
器ａ□□□からは書き込み開始・ぐルスＰｗｓが得られ
る。また、ａ５）は４５５進カウンタであシ、こ−のカ
ウンタαωより２倍速の水平同期信号Ｈｓｙｎｃ２が得
られる。

この第４図に示す方法では瞬時毎にＩＨは正しく’　９
１０画素となシ同期はとれるが、この同期系では色処理
ができなくなる。

従って、この同期系の他に、色処理をするために上述し
たようなカラーバーストを基準同期とする同期系が必要
であった。

このように、従来のものにおいては、色処理はカラーバ
ーストを基準同期とし、倍走査変換処理は水平同期信号
を基準同期とするもので、同期系が２種必要で、色処理
も含めた全デジタル処理系を考えた場合、非常に複雑と
なるものであった。

尚、デジタルで色処理を行なった後これをアナログに戻
し、その後水平同期信号を基準としたクロック系で再度
デジタル化し倍走査変換処理を行なうことも可能である
。しかし、処理の途中にアナログになおすためのＩ）　
−Ａ変換器、再びデジタル化するためのＡ−Ｄ変換器と
、倍走査変換処理のための新たなりロック回路とが必要
となり、高価となる。

発明の目的 本発明は斯る点に鑑みてなされたもので、色処理と倍走
査変換処理とを同一の同期系で処理できるようにし、簡
単かつ安価に構成できるようにしたものである。

発明の概要 本発明は上記目的を達成するため、インターレース方式
のカラー映像信号が倍走査変換処理回路に供給されて、
水平周波数が２倍のノンインターレース方式の映像信号
に変換され、これにょジノンインターレース表示がなさ
れるテレビジョン受像機において、上記カラー映像信号
よシ得られるカラーバーストに同期したマスタークロッ
クを発生する第１のＰＬＬ回路と、このマスタークロッ
クに基づいて上記処理回路を構成するメモリの書き込み
開始位相を制御する信号を発生する第２０ＰＬＬ回路と
を有し、水平同期信号としては上記処理回路よシ得られ
る上記ノンインターレース方式の映像信号よシ分離され
た水平同期信号が使用されるものである。

本発明はこのように構成され、カラーバーストを基準同
期とする同期系でのみ処理するものであるから、回路構
成が簡単となると共に、安価に構成できる。

実施例 以下、第５図を参照しながら本発明の一実施例について
説明しよう。

同図において、ａ６）はインターレース方式の映像信号
Ｓｉ　（第６図ＡＫ図示）が供給される大刀端子である
。この映像信号ＳｉはＡ−Ｄ変換器（１７）でデジタル
信号に変換された後、輝度信号・色信号分離回路ａ８１
に供給される。この分離回路（１８）で分離された輝度
信号Ｙは信号処理回路ａＣｊを介して倍走査変換回路−
に供給される。信号処理回路（ＬＬ３においては、アパ
ーチャ補正等が行なわれる。また、倍走査変換回路（２
０１は、例えば上述第１図に示すように構成され、その
出力側からは各走査線の輝度信号が表Ｈの周期をもって
２回ずつ連続した輝度信号Ｙ′（第６図ＥＫ、図示）が
得られる。そして、この輝度信号Ｙ′はマトリクス回路
（２］）に供給される。

また、分離回路（１１１０からの色信号Ｃは色復調回路
ＩＴ２に供給される。そして、この色復調回路りより赤
色差信号ａ−Ｙ及び青色差信号Ｂ−Ｙが得られ、夫々倍
走査変換回路（ハ）及び（２）に供給される。倍走査変
換回路（２り及び（２）も、例えば上述第１図に示すよ
うに構成される。従って、夫々の出力側からは各走査線
の赤色差信号及び青色差信号か、Ｈの周期をもって２回
ずつ連続した赤色差信号（Ｒ−Ｙ　）’及び青色差信号
（Ｂ−Ｙ）’が得られ、夫々マトリクス回路（２優に供
給される。

マトリクス回路ｒ２）からは、各走査線の赤、緑及び青
原色信号が、夫々、Ｈの周期をもって２回ずつ連続した
赤、緑及び青原色信号Ｒ’　、　Ｇ’及びＢ′が得られ
る。これらの信号Ｒ，’　、　Ｇ’及びＢ′は、夫々】
〕−Ａ変換器（２５Ｒ）　、　（２５Ｇ）及び（２５Ｂ
）を介して、受像管（図示せず）の、夫々赤色、緑色、
青色に係るカソードに供給される。

また、輝度信号Ｙ′は同期分離回路（２６）に供給され
、とれよ多水平同期信号Ｈ，ｙｎｃ２．　（第６図Ｆに
図示）が得られる。この水平同期信号Ｈ３ｙｎｃ２は通
常の２倍の周波数を有するもので、受像管においては、
これに基づいて水平偏向が行なわれる。

また、映像信号Ｓｉは同期分離回路（２７）に供給され
同期信号（第６図Ｂに図示）が分離される。そして分離
された同期信号は垂直同期分離回路ｆ２８）に供給され
、これよシ垂直同期信号ＶＳ’／ｎＣが得られる。

受像管においては、これに基ついて垂直偏向が行なわれ
る。

結局、受像管には信号Ｒ’　、　Ｇ’及びＢ′により、
水平周波数が２倍とされたノ、ンインターレース表示が
なされる。

色復調回路（２の１倍走査変換回路（２ｏ）　、　（２
３１、０４Ｊ等のデジタル処理部分は、映像信号Ｓｉよ
り得られるカラーバーストを基準同期として得られるマ
スタークロックＣＬＫＭが用いられて処理される。

即ち、映像信号Ｓｉはバーストケ゛−ト回路Ｃ鑓に供給
されると共に、このｒ−）回路（２９）に同期分離回路
（５）から同期信号が供給される。そして、このゲート
回路（２９）で水平同期信号のパック？−チに重畳され
たカラーバースト（周波数はｆＳＣ）がダートされ、こ
れがＰＬＬ回路（至）を構成する位相比較器（３１）に
供給される。また、（３功は略８ｆＳｃの周波数の信号
を発振する電圧制御型可変周波数発振器である。

これよりの発振信号は分周器（（２）にて、＋ｊ〆こ分
周された後位相比較器ｃ３］）に供給される。位相比較
器（３υからの比較誤差信号はロー・ぐスフィルタ（ロ
）を介して発振器（３２に制御電圧として供給される。

従って、発振器０２よｐカラー・ぐ−ストに同期した８
　ｆＳＣの周波数を有する信号が得られ、これがマスタ
ークロックＣＬＫＭとされる。

ところで、このカラーバーストに同期したマスタークロ
ックＣＬ　、ＫＭに基ついて倍走査変換処理をす、るな
らば、上述したように倍走査変換回路（２シ（２３）　
、　（２４１を構成するメモリに対する書き込み開始位
相をどこに定めるかが難しくなる。そして、単純に入力
映像信号Ｓｉの水平同期で書き込み開始位相を決めると
するなら、瞬時周波数（ＩＨの長さ）は変化しているの
で、１走査線が９１０個の画素という定義が成立しなく
なシ、メモリの過不足を生じ再生画像の同期が乱れるの
である。

そこで本例においては、この書き込み開始位相を決める
・ぐルス、即ち書き込み開始・臂ルスＰｗｓを、マスタ
ークロックＣＬＫＭで制御されるデジタルＰＬＬ回路（
３８Ｉで得、上述不都合が生じないようにされている。

同図において、マスタークロックＣＬ　ＫＭはフリップ
フロップ（３６）に供給され、このフリップフロップ（
ト）より４　ｆｓｃの周波数を有する信号が得られる。

そして、これがデジタルＰＬＬ回路（３５１を構成する
Ｎ進カウンタ（３７）Ｋクロック信号として供給される
。

このＮ進カウンタＣ３ηは第７図Ａに示すように通常は
「０」〜ｒ　９０９　ｊまでカウントする９１０進カウ
ンタであるが、必要に応じて後述するカウンタ制御論理
回路の出力でＮ進のカウンタとされる。このカウンタＧ
カの出力は一致検出回路■に供給されると共にレジスタ
０９に供給される。レジスタＧ１には同期分離回路（５
）で分離された同期信号（水平同期信号Ｈｓｙｎｃ　）
　（第７図Ｂに図示）がクロック信号として供給される
。このレジスタ（３１には、第７図Ｃに示すように同期
′信号の供給タイミングでカウンタ（３７）の出力が書
き込まれる。このレジスタ０１の出力は減算器（４（ｊ
）に供給される。また、減算器（４Ｇには端子（４υよ
り目標値、例えばｒ　４ｓｓ　Ｊ　（第７図りに図示）
が与えられる。減算器（４Ｇからの減算出力ｅｎ（第７
図Ｅに図示）は累算器を構成する加算器・４３に供給さ
れる。加算器（４２）からの加算出方はレジスタ（４３
に供給される。このレジスタで４３には同期信号（第７
図Ｂに図示）がクロック信号として供給され、このタイ
ミングでこのレジスタ（４３に加算出力が書き込まれる
。また、このレノスタ卿の出方は加算器（４２に供給さ
れる。従って、加算器（４渇及びレジスタ（句によって
減算器顛からの減算出力ｅｎが順次累積され、レジスタ
１３）Ｋはこの累積値（第７図Ｆに図示）が書き込まれ
る。また、このレジスタ（４階には垂直同期信号ｖｓｙ
ｎｃがクリア信号として供給される。従って、レジスタ
’４３１　Ｋはクリアされる直前においては、１フイー
ルドあたりの目標値からのずれの累積値（フィールド累
積値）が書き込まれていることになる。そして、この値
から同期信号の目標値からの誤差の平均が分かる。

このレジスタＣ４３，の出力はカウンタ制御論理回路（
４４）に供給される。この論理回路（４４）には垂直同
期信号ｖｓｙｎｃがタイミング信号として供給される。

この論理回路（４（イ）は、垂直同期信号ｖｓｙｎｃに
より上述したフィールド累積値を知シ、このフィールド
累積値に基づいてＮ進カウンタ（３７）を制御する。即
ち、この論理回路ｆ４４）は第８図に示すような特性で
Ｎ進カウンタＣ３７）の「Ｎ」を１度だけ制御するもの
である。

例えばフィールド累積値が−３００（位相が遅れている
）であったとすると、第９図Ａに示すようにＮ進カウン
タ１３７＞の「Ｎ」をｒ　６１０　Ｊとし、６０９まで
カウントしたら０に戻るように制御し、その後は再び９
１０進カウンタにする。このようにすることによシ位相
を進めることができる。また、フィールド累積値が＋２
００（位相が進んでいる）であったとすると、第９図Ｂ
に示すようにＮ進カウンタＣ３７）のｒＮＪをｒ　１１
１０　Ｊとし、１１０９までカウントしたら０に戻るよ
うに制御し、その後は再び９１０進カウンタにする。こ
のようにすることにより位相を遅らせることができる。

第１０図に示すフローチャートは、このデジタルＰＬＬ
回路（３９の動作を示すものである。

また、デジタルＰＬＬ回路Ｃ３５）において、端子（旬
からの目標値ｒ　４５５　Ｊは一致検出回路一に供給さ
れる。

そして、この一致検出回路例からはＮ進カウンタ（３７
）の出力が目標値ｒ　４５５　Ｊと同じになるときパル
スが得られ、これが倍走査変換回路（２０）　、（ハ）
及び（至）を構成するメモリに曹き込み開始・ぐルスＰ
ｗｓ　（第６図Ｃに図示）として供給される。そして、
この書き込み開始パルスＰｗｓにより第６図りに矢印で
示すように書き込み開始位相が定められる。

このように本例によれば、書き込み開始・ぐルスｐｗｓ
は、１フイールドの中では９１０個のクロックをカウン
トする毎に出力されるので、倍走査変換回路（２０１、
（２３）及び（至）を構成するメモリの過不足は生ぜず
、同期が乱れることがない。尚、垂直同期信号ｖｓｙｎ
ｃが供給される毎に倍走査変換出力が移相されるので、
メモリの過不足を生じ、倍走査変換処理後の信号は希望
の信号とはならないが、これは垂直グーランキング期間
であるので画面には影響がない。また水平同期も位相の
ジャンプをこのとき生じるが、これもＡＦＣの時定数を
早くすることによシ、垂直ブランキング期間が終るまで
に引き込ませることができ、有効３両面内においては安
定した同期を得ることができる。また、書き込み開始パ
ルスＰｗｓは、同期分離回路（２７）よシ得られる同期
信号、即ち水平同期信号によってその位相が制御され、
その位相が水平同期信号の近傍、つまり水平ブランキン
グ期間内に来るように制御される。

従って、画面に表示される画像の左右両側に段差が現わ
れ見苦しくなることもない。さらに、水平同期信号Ｈｓ
ｙｎｃ２は倍走査変換処理後の信号よシ得ているので、
垂直同期信号ＶＳｙｎＣが供給される毎に出力が位相さ
れたとしても、信号に対応した水平偏向走査を確実に行
なわせることができる。

結局、本例によれば、色処理及び倍走査変換処理をカラ
ーバーストを基準同期とする同一同期系で処理するもの
であシ、回路構成が簡単となシ、しかも安価に構成する
ことができる。

尚、デジタルＰＬＬ回路（３！９は上述実施例とは別に
減算器（４Ｇを省略した構成とすることができる。即ち
、レノスタ翰の累積値をレジスタｒ４■に書き込む。

目標値の累積値は予め分っているから、レジスタ（４３
の内容から誤差の累積も分るので、論理回路（４ａをこ
のことを考慮して設計すればよい。また、論理回路（旬
の特性として、第８図とは別に第１１図に示すように中
心付近では移相させないような特性とすることも考えら
れる。また、フィールド累積値が非常に太き々ときは累
算器を構成するレジスタ（４りのビット数も大きくなり
ノ・−ド構成が複雑となるので、累算器出力を飽和させ
るようにすることも考えられる。

また、デジタルＰＬＬ回路０りを、第１０図に示すフロ
ーチャートに沿って動作するようにマイクロコンピュー
タを用いて構成することもでき、このときにはハード構
成がさらに簡略化される。

壕だ、上述実施例においては、輝度信号・色信号分離→
輝度信号Ｙの処理、色復調→倍走査変換処理→カラーマ
トリクスという順序で処理しているが、処理の順番はこ
の順序でなくともよい。また、倍走査変換処理は輝度信
号Ｙ１色差信号Ｂ−Ｙ及びＲ−Ｙについて行っているが
、映像信号Ｓｉに対して行なってもよいし、原色信号に
変換された後に行なってもよい。

発明の効果 以上述べた本発明によれば、カラーバーストを基準同期
とする同期系でのみ処理するものであるから、回路構成
が簡単となると共に、安価に構成することができる。

【図面の簡単な説明】

第１図は倍走査変換回路の原理図、第２図及び第３図は
夫々その説明に供する線図、第４図は従来の倍走査変換
回路の同期系の回路図、第５図は本発明の一実施例を示
す構成図、第６図〜第１１図は夫々第５図例の説明に供
する線図である。 ■、（２３）及び（２４は夫々倍走査変換回路、（２つ
は色復調回路、（至）はＰＬＬ回路、（３！９はデジタ
ルＰＬＬ回路である。 第７図 Ｆ　　　　　　　　　　　　　　　　　　　　　　　　
　　　（Σｅｎ）−２（Σ−ｅｓ）−２＋０　　　　　
（４！ｎ）−２＋０−ｆ第６図 第８図　　　　　　　第１１図 第９図 Ｕ　　　　　　　　　　　　　　　　　　　　　　　　
　　θ　　　　　　　　　　　υ第１０図

Claims (1)

【特許請求の範囲】
1. インターレース方式のカラー映像信号が倍走査変換処理
   回路に供給されて、水平周波数が２倍のノンインターレ
   ース方式の映像信号に変換され、これによジノンインタ
   ーレース表示がなされるテレビジョン受像機において、
   上記カラー映像信号よシ得られるカラーバーストに同期
   した妥スタークロックを発生する第１のＰＬＬ回路と、
   このマスタークロックに基づいて上記処理回路を構成す
   るメモリの書き込み開始位相を制御する信号を発生ずる
   第２のＰＬＬ回路とを有し、水平同期信号としては上記
   処理回路より得られる上記ノンインターレース方式の映
   像信号よシ分離された水平同期信号が使用されることを
   特徴とするテレビジョン受像機。