CN1209930C - 同步处理电路 - Google Patents

Abstract

本发明的同步处理电路能向显示器控制电路提供稳定的同步信号，它包括：PLL电路，用以产生a)与视频信号的同步信号同步的再现时钟以及b)由所述同步信号分频的分频信号两者之一；产生控制信号的控制器；第一脉冲发生器，它接收所述控制信号、所述再现时钟以及所述同步信号和所述分频信号两者之一，并输出进一步的同步信号；AFC电路，它接收该进一步的同步信号，并输出AFC同步信号；偏转输出电路，它接收AFC同步信号，并将偏转输出同步信号反馈到所述AFC电路；以及第二脉冲发生器，它接收偏转输出同步信号和所述控制信号，并输出具有特定相位和宽度的同步处理信号。

Description

同步处理电路

技术领域

本发明涉及彩色电视机显示器中的同步处理电路，用以再现视频信号中的同步信号，并将具有所需相位和宽度的同步信号提供给彩色电视机显示器内的电路块。

背景技术

图12表示根据现有技术的同步处理电路的结构。该同步处理电路包括脉冲相位调整电路37、脉宽调整电路38、AFC电路3、偏转输出电路4、脉冲相位调整电路39、脉宽调整电路40以及控制器6。同步信号7从外部接收。接下来说明如上构成的同步处理电路的操作。

图12中，从外部输入至同步处理电路的同步信号7施加到由脉冲相位调整电路37和脉宽调整电路38组成的模拟脉冲发生器35。该模拟脉冲发生器35通常由单稳态多谐振荡器构成，它根据控制器6的控制信号9对输出信号设置相位和宽度。

图13A至13C表示由单稳态多谐振荡器构成的模拟脉冲发生器的操作。当同步信号7加到脉冲相位调整电路37时，如图13B所示产生一个充电波形，它响应于一个时间常数，该时间常数取决于连接到单稳态多谐振荡器的电阻元件和电容元件的常数。该充电波形能产生图13C所示的同步信号，后者与图13A所示的同步信号7相位不同。该相位调整由控制器所输出的控制信号9可控，该控制信号是根据连接到单稳态多谐振荡器的电阻元件和电容元件所确定的时间常数而产生的。通过将如上产生的脉冲相位调整电路37的输出提供给也由单稳态多谐振荡器构成的脉宽调整电路38，可以调整具有特定脉宽的同步信号。如上所述，利用由脉冲相位调整电路37和脉宽调整电路38组成的模拟脉冲发生器35，可以由外部输入到显示器的同步信号7产生具有所需相位和宽度的同步信号。

AFC电路3接收上述模拟脉冲发生器的输出。AFC电路3通过控制其振荡器的振荡频率，产生与输入的同步信号同步的一个同步信号，后者输出到偏转输出电路4。从偏转输出电路4加到偏转线圈(未图示)的同步信号，经分频后反馈至AFC电路3。由此稳定偏转输出电路4。

模拟脉冲发生器36采用与模拟脉冲发生器35相同的结构，它接收与显示器的偏转电流频率同步的相位相同的同步信号，该信号由偏转输出电路4输入到AFC电路3。该模拟脉冲发生器36能将具有所需相位和宽度的同步信号提供给显示器内的每个控制电路。

然而，上述构造的现有技术，施加到控制电路的同步信号的相位和信号宽度取决于模拟元件。因此，由于模拟元件固有性能的影响，诸如常数和温度特性方面的偏差而难以实现稳定的信号。

此外，现有技术的同步处理电路结构中，由模拟脉冲发生器35和36输出同步信号的相位和脉宽的调整范围，取决于连接到模拟脉冲发生器35和36的单稳态多谐振荡器的模拟元件。

如果将此类电路应用于多扫描显示器(显示来自视频信号源、具有一个扫描频率范围的视频图象)，根据输入至显示器的视频信号源的扫描频率，一个扫描频率周期内同步信号相位和宽度调整范围的百分比可以不相同。

例如，如连接到单稳态多谐振荡器、确定同步信号相位的的模拟元件的时间常数的可变范围为5微秒，则当连接水平扫描频率为100千赫的外部视频信号源时，同步信号的相位调整范围为

5微秒/(1/100千赫)＝50％。

如果外部输入的视频信号源的扫描频率为20千赫，则为

5微秒/(1/20千赫)＝10％。

显然，显示器上该同步信号的相位调整范围较窄。

此外，控制器6输出的控制信号9通常是具有特定分辨率的数字信号。上例中，如控制器6的控制信号9是一行具有10比特分辨率的数字信号，则在外部输入的100千赫和20千赫视频信号源的扫描频率之间，每比特同步信号的相位调整精度相差5倍。这样，现有技术的相位调整精度可以随着输入至显示器的外部视频信号源的扫描频率而有所不同。

发明内容

根据本发明，提供一种同步处理电路，包括：

PLL电路，用以产生a)与视频信号的同步信号同步的再现时钟以及b)由所述同步信号分频的分频信号两者之一；

产生控制信号的控制器；

第一脉冲发生器，它接收所述控制信号、所述再现时钟以及所述同步信号和所述分频信号两者之一，并输出进一步的同步信号；

AFC电路，它接收该进一步的同步信号，并输出AFC同步信号；

偏转输出电路，它接收AFC同步信号，并将偏转输出同步信号反馈到所述AFC电路；以及

第二脉冲发生器，它接收偏转输出同步信号和所述控制信号，并输出具有特定相位和宽度的同步处理信号。

附图说明

图1是根据本发明第一个典型实施例的一个同步处理电路的方框图。

图2是根据本发明第一个典型实施例的一个脉冲发生器的方框图。

图3A至3H是说明根据本发明第一个典型实施例的脉冲发生器的操作的时序图。

图4是根据本发明第二个典型实施例的一个同步处理电路的方框图。

图5A至5G是说明根据本发明第二个典型实施例的同步处理电路的操作的时序图。

图6是根据本发明第三个典型实施例的一个同步处理电路的方框图。

图7A至7C是说明根据本发明第三个典型实施例的同步处理电路的操作的时序图。

图8是根据本发明第四个典型实施例的一个同步处理电路的方框图。

图9A至9E是说明根据本发明第四个典型实施例的同步处理电路的操作的时序图。

图10是根据本发明第五个典型实施例的一个同步处理电路控制器部分的方框图。

图11A至11E是说明根据本发明第五个典型实施例的同步处理电路控制器部分的操作的时序图。

图12是根据现有技术的同步处理电路的方框图。

图13A至13C是说明根据现有技术的模拟脉冲发生器的操作的时序图。

附图中的各个参照号表示如下：

1 第一PLL电路；2 第一脉冲发生器；3 AFC电路；4 偏转输出电路；5 第二脉冲发生器；6 控制器；7 同步信号；8 第一再现时钟；9 控制信号；10 第一计数器；11 第一比较器；12 第二计数器；13 第二比较器；14 第二PLL电路；15 第二再现时钟；16 模拟移位电路；17 相位比较器；18 低通滤波器；19 压控振荡器；20 1/n分频器；21 1/m分频器；22 数字移位电路；23 1/4水平周期延迟电路；24 3/4水平周期延迟电路；25 反相器；26 与门；27 检测器；28 1/2水平周期延迟电路；29 多路复用器；30 计数器；31 垂直同步信号；32 水平同步信号；33 检测信号。

具体实施方式

第一个典型实施例

以下参照图1、2和3A至3H说明根据本发明第一个典型实施例的同步处理电路。

如图1所示，第一个典型实施例的同步处理电路包括第一PLL电路1、第一脉冲发生器2、AFC电路3、偏转输出电路4、第二脉冲发生器5以及控制器6。同步处理电路接收由外部视频信号源输入至显示器的同步信号7。接下来说明如上构成的同步处理电路的操作。

第一PLL电路1接收由外部视频信号源输入至显示器的同步信号7，并实现同步再现。第一PLL电路1内包含一个压控振荡器(以下称为VCO)，该VCO产生一个与输入至第一PLL电路1的同步信号同步的时钟信号，此为第一再现时钟信号8。

第一脉冲发生器2接收由同步信号7和VCO产生的第一再现时钟8，根据控制器6提供的控制信号将输入信号的脉冲相位和宽度控制在规定值，并将进一步的同步信号输出到AFC电路3。

AFC电路3包括两个输入端，它使两个输入信号的频率相符。当无信号馈送到该任一输入端或两个输入端时，AFC电路可以分接任一信号。

图2表示第一脉冲发生器2的结构，图3A至3H表示第一脉冲发生器2的操作时序图。

如图2所示，第一脉冲发生器2包括第一计数器10、第二计数器12、第一比较器11和第二比较器13，并由第一PLL电路1产生的第一再现时钟8驱动。

第一计数器10接收由第一PLL电路1产生的与同步信号7同步的第一再现时钟8。第一计数器10还通过其复位端接收同步信号7作为复位信号。第一再现时钟8由同步信号7分频并输出至第一比较器11的端A。用作复位信号的信号输入至第一计数器10的复位端，它可以是第一PLL电路1内置分频器的分频输出以替代同步信号7。由控制器6输出的控制信号9输入至第一比较器11的另一端B。

这样，同步信号7可以通过第一PLL电路1分频。同步信号7可以通过第一PLL电路1内的VCO倍频，由此产生再现时钟8。此可由以下等式描述：

输入同步信号频率＝再现时钟频率/n

其中，n为任意整数。

从频率的角度来看，同步信号倍频。而从时间的角度来看，同步信号分频。

第一比较器11可以结构成仅当输入至端子A和B的信号相等时才输出“1”

图3A至3H是表示第一脉冲发生器2的操作的时序图。如图3D所示，比如说控制器6加到比较器11输入端B的控制信号9相应于“2”。此时，第一比较器11输出“1”，它表示仅当第一计数器10输出至第一比较器11输入端A的输出相应于“2”时才由第一计数器10输出同步信号。通过改变控制器6输出的控制信号9的一个值，即一个设定值，第一比较器11根据输入至第一脉冲发生器2的同步信号7输出一个相位特定的同步信号。为了极精确地设置一个脉冲相位，第一PLL电路1希望有一个较大的分频比，以避免第一PLL电路1内置分频器的分频比对控制器6输出的设定值的影响。

第二计数器12象第一计数器10那样接收第一再现时钟8，由第一比较器11输出的同步信号输入至其复位端作为复位信号。

第二比较器13的一端A接收第二计数器12的输出信号，其另一端B象第一比较器11那样接收控制器6输出的控制信号9。第二比较器13比较输入至两端A和B的两个信号。

其中，当输入端子A的值等于或小于输入端子B的值时，第二比较器13的判断逻辑输出“1”。

图3G中，假设输入至第二比较器B端的控制信号9为“1”。这样，第二比较器13仅当第二计数器12的输出为“1”或如图3H所示为低时才输出同步信号

由此，通过对控制器6输出的控制信号9设置一个特定值，使第一脉冲发生器2输出一个具有特定宽度的同步信号。

因此，图2所示的第一脉冲发生器2能够根据输入至显示器的外部视频信号源的同步信号，输出具有所需相位和宽度的同步信号。

图1所示第二脉冲发生器5具有与第一脉冲发生器2相同的结构。第二脉冲发生器接收由第一PLL电路1产生的第一再现时钟8。第二脉冲发生器5接收其相位与显示器(未图示)的偏转电流频率相同的同步信号，后者由偏转输出电路4反馈到AFC电路3。偏转电流频率是流经显示器偏转线圈的偏转电流的频率。AFC电路3将与偏转电流频率具有相同频率的脉冲馈送到偏转输出电路。显示器的偏转电流相对于输入同步信号而延迟。显示器具有会聚电路、聚焦电路等等。所有这些电路都是根据偏转电流脉冲工作的。如果任何电路根据与偏转电流脉冲有偏差的脉冲工作，显示器中的图像投影可能失真。这样，第二脉冲发生器5就输出一个同步信号，根据控制器6提供的控制信号9将其控制到规定的脉冲相位和宽度，以控制电路。

因此，第二脉冲发生器5能够产生具有所需相位和宽度的同步信号，并将其提供给显示器中的一些控制电路，诸如视频电路、会聚电路和聚焦电路(未图示)

除了形成图2所示第一脉冲发生器2的第一比较器11和第二比较器13的上述典型实施例以外，采用其它的判断逻辑也可实现同样的效果。

由于第一比较器11和第二比较器13一般在用作比较的输入信号转换点产生一种尖刺噪声，故可以将一个锁存电路连接在第一比较器11和第二比较器13的输出信号后，防止在将判断结果提供给下一电路块时因尖刺噪声而发生错误判断

因此，第一脉冲发生器2输出同步信号至AFC电路3。由于AFC电路3由模拟元件组成，可能在第一脉冲发生器2和第二脉冲发生器5的数字电路内，以及产生高速时钟信号的第一PLL电路1内产生的噪声信号可能会进入AFC电路3。该噪声信号可能引起AFC电路的不稳定，阻止稳定的同步信号提供给偏转输出电路4。解决这一问题的一种方法是可以从物理上将数字电路与模拟元件组成的AFC电路隔离，使数字电路内产生的噪声信号(以下称为数字噪声)不能进入AFC电路3。

相反，如果第一脉冲发生器2和第二脉冲发生器5与AFC电路3分离，则噪声可以覆盖在信号传输线上。防止数字噪声进入AFC电路3的另一种方法是隔离两个电路块的电源线和基准电压(GND)线。这是从电气上隔离两个电路块的方法

阻止因辐射引起的噪声进入偏转输出电路4并将稳定的同步信号提供给其的另一种方法是屏蔽整个数字电路块。

采用上述方法，通过消除AFC电路3因数字噪声影响而产生的不稳定操作因素，可以将稳定的同步信号由AFC电路3提供给偏转输出电路4。通过将稳定的同步信号从偏转输出电路4反馈给AFC电路3，可以改善偏转输出电路4内的同步稳定性。

如上所述，如上构成的本发明的同步处理电路，能通过简单地检测显示器的偏转起始相位将所需的同步信号提供给控制电路，无需扩大电路的规模。

因此，本发明的同步处理电路根据从外部视频信号源输入至显示器的同步信号，用简单的电路结构稳定地将同步信号提供给显示器中的控制电路，由此允许扩展可用的扫描频率范围。

第二个典型实施例

接下来参照图4、图5A至5G说明根据本发明第二个典型实施例的同步处理电路。第二个典型实施例与第一个典型实施例之结构的不同之处在于提供了第二PLL电路14，接收从偏转输出电路4反馈给AFC电路3的同步信号，而不是直接将同步信号提供给第二脉冲发生器5；不同之处还在于第二脉冲发生器5由第二PLL电路14输出的第二再现时钟15驱动。其中，相同的参照号表示第一个典型实施例出现的元件，故省略了对其的说明。

第一PLL电路1和第二PLL电路14具有相同元件。它们的分频比可以相同或不相同。

图1所示的同步处理电路中，第一脉冲发生器2和第二脉冲发生器5由第一PLL电路1产生的共用第一再现时钟8驱动。如图5A至5C所示，该结构中，通过将同步信号7作为复位信号输入至第一脉冲发生器2，使第一脉冲发生器2输出的同步信号与第一PLL电路1输出的同步信号之间的相位关系维持一种可锁存的相位关系。

然而，由偏转输出电路4输入至AFC电路3的同步信号作为复位信号输入至下游的第二脉冲发生器5，由于AFC电路3用模拟元件构成，它可以具有与第一PLL电路1产生的第一再现时钟8相同的相位，如图5A至5C中的点划线所示。

如AFC电路3输入至第二脉冲发生器5的输出具有与第一再现时钟8相同的相位，它可能是不能锁存的，这将导致非稳定同步信号从第二脉冲发生器5提供到显示器内的控制电路。这将使视频质量诸如因屏幕的振动和显示器内信号的不稳定而劣化。

因此，第二个典型实施例将由偏转输出电路4反馈给AFC电路3的同步信号提供给第二PLL电路14，而不是直接提供给第二脉冲发生器5。通过提供第二PLL电路14，输出第二再现时钟15以驱动第二脉冲发生器5也可以解决上述问题。图5D至5G按时序图示出了该典型实施例的同步处理电路的操作。与图1所示的典型实施例相比，即使由第一PLL电路1产生的第一再现时钟8与模拟元件构成的AFC电路3的输出具有相同的相位，本实施例的这种结构也能将稳定的同步信号从第二脉冲发生器5提供给显示器的控制电路，如图5F、5G中点划线所示的例子那样。

本典型实施例的同步处理电路中存在相位不同的两个不同的时钟信号，它们由第一PLL电路1和第二PLL电路14所产生。这样就进一步希望减少对其它电路的影响，如同第一个典型实施例中所述的那样。此外，第一和第二再现时钟信号8和15虽具有不同的相位，但它们是完全同步的。如果数字噪声不希望地进入脉冲发生器，将可能引起脉冲发生器的错误操作。为了防止这一点，希望完全隔离两个PLL电路1和14的电源和基准(GND)电压，以避免相互电气干扰，尽管两个PLL电路1和14是用相同的数字电路块构成的。再者，第一PLL电路1和第二PLL电路14可以以这样一种方式设置在基片上，即其中使电流消耗在电源与每个PLL电路之间的电流回流环路不相互交叉。这样可以减小PLL电路的干涉

采用上述结构，本发明的同步处理电路根据外部视频信号源输入至显示器的同步信号，提供一种简单的电路结构产生具有所需相位和宽度的同步信号。与第一个典型实施例的结构相比，可以为每个控制电路提供所需的进一步稳定的同步信号，由此允许进一步改善显示器的同步稳定性。

第三个典型实施例

接下来参照图6以及图7A至7C说明根据本发明的第三个典型实施例中的同步处理电路。第三个典型实施例与第一个典型实施例的不同之处在于，在第一脉冲发生器2与AFC电路3之间设置一个模拟移位电路16。其中与第一和第二个典型实施例相同的元件用相同的参照号表示，故省略对其的说明。

图1所示的同步处理电路中，由第一脉冲发生器2和第二脉冲发生器5输出的同步信号的相位和宽度调整精度，取决于第一PLL电路1所产生的第一再现时钟8的频率。这使其难以向要求更高精度的相位调整的控制电路提供同步信号。改善调整精度的一种方法是提高第一再现时钟8的频率。然而，由于要求增加比特数以便高精度地控制同步信号，以及要求第一脉冲发生器2和第二脉冲发生器5的电路元件能相应于高速时钟，故第一再现时钟8的更高频率将使电路规模扩大。

如图6所示，该典型实施例通过采用由模拟元件构成的模拟移位电路16解决了上述麻烦。如图6所示，模拟移位电路16接收从第一脉冲发生器2输出的同步信号，按照控制器6输出的控制信号9对其控制，并将同步信号输出至AFC电路3。该电路操作原理与图13A至13C所示由单稳态多谐振荡器构成的现有技术相同。然而，因脉冲相位调整范围象图7C所示的周期T那样小，等于第一再现时钟8的一个周期，故尽管由于现有技术中所述模拟元件所固有的现象，可能发生脉冲相位调整精度方面的偏差，但本典型实施例中的模拟移位电路16的脉冲相位调整范围几乎不会使显示器劣化。这样在实际使用中就不会有麻烦。此外，由于模拟移位电路16是用模拟元件构成的，故通过用第一个典型实施例所述的方法将其与数字电路隔离开来，可以使模拟移位电路16呈现其全部性能。

脉冲发生器2改变第一PLL电路1产生的具有再现时钟频率的每个脉冲的相位。例如，当再现时钟为10MHz，由脉冲发生电路产生的脉冲通常按100毫微秒改变其相位。模拟移位电路16将100毫微秒划分为10，由此将脉冲相位改变为10毫微秒。结果，实现了精度提高的相位调节。模拟移位电路利用本领域熟练人员公知的技术精细调节相位。

本典型实施例中，模拟移位电路16插在第一脉冲发生器2之后。然而，通过将相同类型的模拟移位电路插在位于AFC电路13下游的第二脉冲发生器5之后，也可以对显示器内的控制电路实现相同的效果。

因此，本典型实施例中的同步处理电路能够使受到时钟信号频率(由PLL电路产生)限制的同步信号的相位调整精度进一步提高。

第四个典型实例

接下来参照图8和图9A至9E说明根据本发明第四个典型实施例的同步处理电路。第四个典型实施例与第一个典型实施例的不同之处在于，第一脉冲发生器2与AFC电路3之间提供了一个数字移位电路22，而且，PLL电路10的构造也与第一PLL电路1的不同。其中，与第一个和第二个典型实施例相同的元件用相同的参照号表示，故省略对其的说明。

图1所示本发明的同步处理电路中，由第一脉冲发生器2和第二脉冲发生器5输出的同步信号的相位和宽调整精度，取决于第一PLL电路1所产生的第一再现时钟8的频率。这使其难以向需要提供更高精度的相位调整的控制电路提供同步信号。第三个典型实施例中采用了由模拟元件构成的模拟移位电路16。此可以满足一般应用，但正如在现有技术描述中所述，模拟元件所固有的现象可能引起诸多问题，如果应用于多管系统(投影电视机的一种用法)，则需要很高的稳定性。

因此，如图8所示，第四个典型实施例用数字元件组成数字移位电路22来解决这一问题。第四个典型实施例的PLL电路101包括相位比较器17、低通滤波器LPF18、VCO19、1/n分频器20以及1/m分频器21。接下来说明如上构成的同步处理电路的操作。

将外部视频信号源输入至显示器的同步信号7提供给相位比较器17的一个输入端。LPF18对相位比较器17的输出进行平滑，将其转换为直流电压。VCO19接收LPF18输出的直流电压，并输出一个与输入直流电压成正比的时钟。1/n分频器20以特定的分频比n分频该振荡时钟，1/m分频器21进一步以特定的分频比m分频该振荡时钟。相位比较器17通过另一输入端接收1/m分频器21的输出，并比较两个输入的相位。如果PLL电路101中的1/n分频器20和1/m分频器用相同方法构成，则PLL电路101变成与图1所示第一个PLL电路1相同。在图1的例子中，第一再现时钟8是从VCO19输出的。此外，如果PLL电路101调整相位时，输入相位比较器17的两个同步信号将具有相同的相位，当输入相位比较器17的任一个同步信号输入第一脉冲发生器2时，即执行相同的操作。该原理也适用于图1、图4和图6所示的结构。

采用如上构造的PLL电路101，1/n分频器20的输出，即第一再现时钟8作为驱动时钟信号加到第一脉冲发生器2。第一脉冲发生器2接收控制信号9和1/m分频器21的输出。从第一脉冲发生器2输出的同步信号的相位和宽度的调整精度为一个同步信号周期的1/m。接下来，数字移位电路22由控制信号9和VCO19输出的时钟信号所驱动，并接收从第一脉冲发生器2输出的同步信号。现在参照图9A至9E说明数字移位电路22的操作。其中，AFC电路3、偏转输出电路4、第二脉冲发生器5以及控制器6的操作与第一个典型实施例的相同，故在此省略对它们的说明。

图9A至9E中，PLL电路内置VCO19所产生的时钟信号频率相对由外部输入显示器的同步信号7的频率可以如下确定：

时钟频率＝同步信号频率×n×m。

通过用1/n分频器20将VCO19产生的时钟分频成1/n而产生的第一再现时钟8的频率可以如上确定：

再现时钟频率＝同步信号频率×m。

第一脉冲发生器2利用1/n分频器20输出的第一再现时钟8输出所需的同步信号。如图9A至9E所示，该同步信号相位取决于第一再现时钟8的频率。数字移位电路22通过VCO 19输出的时钟信号操作，它工作于比第一再现时钟8的频率快n倍的速度，并接收第一脉冲发生器2输出的同步信号。这样，该典型实施例的同步处理电路就可以以更高的精度调整同步信号的相位。

如图8所示，通过在PLL电路101内用两级，即1/n分频器20和1/m分频器21构成分频器，可以将同步处理电路内需要高速操作的电路块的规模减至最小。

该典型实施例中，将位于上游的第一脉冲发生器2的输出提供给数字移位电路22。然而，通过经由AFC电路3后，将第二脉冲发生器5的输出加到数字移位电路，也能达到相同的效果。

第五个典型实施例

以下参照图10和11A至11F说明本发明第五个典型实施例中同步处理电路的控制器的部分。与前述典型实施例相同的结构采用相同的参照号，故省略对这些部件及其功能的说明。

第一个典型实施例中，由控制器6为水平同步信号输出的控制信号9的控制范围受到第一PLL电路1内置分频器之分频比的限定，该控制信号控制输入第一脉冲发生器2和第二脉冲发生器5的同步信号的相位和宽度。因此，可在显示器内方便地得到检测。另一方面，对垂直同步信号的控制范围受到输入显示器的视频信号源的扫描行数的限制。控制器6内置的处理器利用外部视频信号源输入显示器的水平和垂直扫描频率，根据以下公式计算视频信号源的扫描行数：

扫描行数＝水平扫描频率/垂直扫描频率。

然而，在计算输入显示器的视频信号源的扫描行数时，处理器可能会产生错误。如果发生了此种现象，将不能精确地控制脉冲发生器。

本发明第五个典型实施例提供了图10所示用于同步处理电路的一种控制器，它解决了上述问题。第五个典型实施例的同步处理电路包括：将垂直同步信号延迟1/4水平周期的1/4水平周期延迟电路23、将垂直同步信号延迟3/4水平周期的3/4水平周期延迟电路24、反相器25、与门电路26、利用与门电路26的输出检测连接至显示器的视频信号源内水平与垂直同步信号之间的相位关系的检测器27、将水平同步信号延迟1/2水平周期的1/2水平周期延迟电路28、多路复用器29和计数器30。输入至显示器的外部视频信号源中的垂直同步信号31加到1/4水平周期延迟电路23、3/4水平周期延迟电路24以及计数器30。输入显示器的外部视频信号源内的水平同步信号32加到检测器27、1/2水平周期延迟电路28多路复用器29以及计数器30。由PLL电路输出的第一再现时钟8加到1/4水平周期延迟电路23、3/4水平周期延迟电路24以及1/2水平周期延迟电路28。以下参照图11A至11F说明如上构成的同步处理电路的操作。

反相器25接收3/4水平周期延迟电路24输出的信号，且反相器25的输出作为与门电路26的输入。1/4水平周期延迟电路23的输出作为与门电路26的另一输入，以获得宽度为1/2水平周期的垂直速率同步信号，如图11E所示。该典型实施例中，将如上由与门电路26产生的垂直速率同步信号称为检测信号33。检测器27接收该检测信号33和水平同步信号32，通过检测检测信号33的脉冲中水平同步信号脉冲的存在，检测输入显示器的视频信号源内垂直同步信号31与水平同步信号32之间的相位关系。

例如，如图11A和11B所示，如果垂直同步信号31和水平同步信号32的相位相互非常接近，则在检测检测信号33的周期期间不存在水平同步信号32的脉冲。反之，如果垂直同步信号31和水平同步信号32的相位间隔较远，则在检测检测信号33的周期期间检测到水平同步信号32的脉冲。1/2水平周期延迟电路28利用第一再现时钟8将水平同步信号32延迟1/2水平周期，并将延迟的信号提供给多路复用器29的一个输入端。水平同步信号32提供给多路复用器29的另一输入端。根据检测器27的检测结果，多路复用器29将其输出提供给计数器30。换句话说，如在检测信号33的脉冲内测得水平同步信号32，则照原样输出水平同步信号32至计数器30，如在检测信号33的脉冲内未测得水平同步信号32，则输出1/2水平周期延迟电路28的输出。这样就使多路复用器29输出的水平同步信号的相位总是比垂直同步信号31延迟1/2水平周期，保证由多路复用器29的输出锁存输入计数器30的垂直同步信号。

采用本典型实施例的上述构造，可确保正确计算输入显示器的视频信号源的扫描行数，通过将该计算结果输入控制器6，保证响应于第一脉冲发生器2和第二脉冲发生器5，控制具有所需相位和宽度的同步信号。

如果第一PLL电路1产生的第一再现时钟8(相对输入显示器的外部视频信号源中的垂直同步信号31，它并非始终处于可直接锁存的相位关系)提供给1/4水平周期延迟电路23和3/4水平周期延迟电路24，在实施锁存操作时可能会发生锁存错误。然而，根据本典型实施例的电路操作，不会发生锁存错误。在本典型实施例中，将1/4水平周期和3/4水平周期用作延迟电路23和24的延迟量，以延迟垂直同步信号31。然而，只要能输出检测信号33，通过设置其它的量即可实现同样的效果。

本典型实施例的视频信号源的输入同步信号的脉冲极性为正，本典型实施例中，在检测信号33的检测周期期间，举例是针对该正值进行的。然而，根据输入同步信号的极性和检测信号33的极性组合，显然对反相器25和与门电路之电路结构的各种变换也适用于本典型实施例。

在一台显示器上用不同扫描频率显示视频信号源的多扫描显示器中，某些现有技术的器件对取决于输入视频信号源扫描频率的一个扫描频率周期，产生不同相位和宽度控制范围的同步信号。不管输入显示器的外部视频信号源中同步信号的扫描频率如何，本发明通过采用PLL电路，以固定速率对一个水平扫描周期分频解决这一问题。

本发明的同步处理电路采用具有微调范围的数字移位电路，通过组合由模拟元件构成、PLL电路中具有微小可变范围或两级分频器的模拟移位电路，将时钟用于由脉冲发生器输出的同步信号的高速操作。这将允许改善受到PLL电路内分频器的分频比限制、由脉冲发生器输出的同步信号的相位调整精度。这样，由脉冲发生器输出的同步信号可以达到更高精度的所需的相位和宽度。

控制由脉冲发生器产生的同步信号的相位和宽度的水平同步的控制范围，将受到PLL电路内置分频器之分频比的限制，这是可接受的。然而，垂直同步信号的控制范围将受到输入显示器的外部视频信号源扫描行数的限制，致使错误地检测扫描行数。本发明的结构能精确计算输入显示器的视频信号源的扫描行数，通过将该计算结果送到控制器确保按所需控制脉冲发生器输出的同步信号的相位和宽度。

Claims (11)

1.一种同步处理电路，其特征在于包括：

PLL电路，用以产生a)与视频信号的同步信号同步的再现时钟以及b)由所述同步信号分频的分频信号两者之一；

产生控制信号的控制器；

第一脉冲发生器，它接收所述控制信号、所述再现时钟以及所述同步信号和所述分频信号两者之一，并输出进一步的同步信号；

AFC电路，它接收该进一步的同步信号，并输出AFC同步信号；

偏转输出电路，它接收AFC同步信号，并将偏转输出同步信号反馈到所述AFC电路；以及

第二脉冲发生器，它接收偏转输出同步信号和所述控制信号，并输出具有特定相位和宽度的同步处理信号。

2.如权利要求1所述的同步处理电路，其特征在于，所述第二脉冲发生器接收所述再现时钟。

3.如权利要求1所述的同步处理电路，其特征在于进一步包括第二PLL电路，它同步再现所述偏转输出同步信号，将再现时钟输出至所述第二脉冲发生器。

4.如权利要求1所述的同步处理电路，其特征在于进一步包括设置在第一脉冲发生器与AFC电路之间的模拟移位电路，该模拟移位电路接收进一步的同步信号和所述控制信号，并将进一步的同步信号输出至所述AFC电路；所述第二脉冲发生器接收所述再现时钟。

5.如权利要求1所述的同步处理电路，其特征在于进一步包括模拟移位电路，它接收由所述第二脉冲发生器输出的同步处理信号和所述控制信号，并输出一同步信号。

6.如权利要求1所述的同步处理电路，其特征在于，所述PLL电路包括：

接收所述视频信号内的同步信号的相位比较器；

平滑所述相位比较器输出信号的LPF电路；

接收所述LPF电路输出信号的VCO电路；

将所述VCO电路输出的时钟分频为1/n的1/n分频器；

将所述1/n分频器的输出信号分频为1/m，并将其输出至所述相位比较器的1/m分频器；

所述第一脉冲发生器接收所述PLL电路内置分频器的分频输出信号，所述分频输出信号为所述1/m分频器的输出信号，所述输入第一脉冲发生器的再现时钟为所述1/n分频器的输出信号；

所述第二脉冲发生器接收所述1/n分频器的输出信号；以及

所述同步处理电路进一步包括设置在第一脉冲发生器与AFC电路之间的数字移位电路，该数字移位电路接收所述第一脉冲发生器输出的进一步的同步信号、所述控制信号和所述VCO电路的输出信号，并将同步信号输出到所述AFC电路。

7.如权利要求1所述的同步处理电路，其特征在于所述PLL电路包括：

接收所述视频信号内同步信号的相位比较器；

平滑所述相位比较器输出信号的LPF电路；

接收所述LPF电路输出信号的VCO电路；

将所述VCO电路输出的时钟分频为1/n的1/n分频器；

将所述1/n分频器的输出信号分频为1/m，并将其输出至所述相位比较器的1/m分频器；

所述第一脉冲发生器接收所述PLL电路内置分频器的分频输出信号，所述分频输出信号为所述1/m分频器的输出信号，所述输入第一脉冲发生器的再现时钟为所述1/n分频器的输出信号；

所述第二脉冲发生器接收所述1/n分频器的输出信号；以及

所述同步处理电路进一步包括数字移位电路，该数字移位电路接收所述第二脉冲发生器输出的同步处理信号、所述控制信号和所述VCO电路的输出信号，并输出同步信号。

8.如权利要求1所述的同步处理电路，其特征在于，所述控制器利用所述PLL电路产生的再现时钟，将外部输入的垂直同步信号延迟1/4水平扫描周期和3/4水平扫描周期，以检测外部输入的垂直同步信号对水平同步信号的相位；所述水平同步信号的相位维持于使所述垂直同步信号可锁存的相位关系，以计算外部输入的视频信号的扫描行数。

9.如权利要求1所述的同步处理电路，其特征在于所述控制器进一步包括：

1/4水平扫描周期延迟电路，利用所述再现时钟将外部输入的垂直同步信号延迟1/4水平扫描周期；

3/4水平扫描周期延迟电路，利用所述再现时钟将所述垂直同步信号延迟3/4水平扫描周期；

反相器，将所述3/4水平扫描周期延迟电路的输出信号反相；

与门电路，接收所述反相器的输出信号和所述1/4水平扫描周期延迟电路的输出信号；

1/2水平扫描周期延迟电路，利用所述再现时钟将外部输入的水平同步信号延迟1/2水平扫描周期；

检测器，接收所述水平同步信号和所述与门电路的输出，检测所述水平同步信号与所述垂直同步信号之间的相位关系；

多路复用器，接收所述检测器的输出、所述水平同步信号和所述1/2水平扫描周期延迟电路的输出信号，并输出如下信号：

当在所述检测器的输出信号中测得所述水平同步信号时为所述水平同步信号，

当在所述检测器的输出信号中未测得所述水平同步信号时为所述1/2水平周期延迟电路的输出信号；以及

计数器，将所述多路复用器的输出信号用作时钟计算所述垂直同步信号。

10.如权利要求1所述的同步处理电路，其特征在于所述第一脉冲发生器和第二脉冲发生器的每一个包括：

第一计数器，由其复位端接收所述视频信号的同步信号，并由所述再现时钟驱动；

第一比较器，接收所述第一计数器的输出信号和所述控制信号；

第二计数器，由其复位端接收所述第一比较器的输出信号，并由所述再现时钟驱动；以及

第二比较器，接收所述第二计数器的输出信号和控制信号。

11.如权利要求10所述的同步处理电路，其特征在于当两个输入信号相等时，所述第一比较器的判断逻辑为输出“1”，当所述第二计数器的输出等于和低于所述控制信号的一个值时，所述第二比较器的判断逻辑为输出“1”。

Images